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我是Cadence新手,虽然在学习阶段,但也看过很多资料和介绍。对于一般问题,我倾向于自己解决或到网上寻求已有的答案。可是遇到以下这个问题却找不到原因,我在几个专业论坛发表求助信息,也没有用。不知这里的高手可否为我解答?8 {& ~1 R8 x# i8 g
t2 B2 [) [$ u9 S! H Z5 A3 Q问题:在capture原理图中做allegro网表(netlist)输出操作,没有任何输出,连出错信息也没有。这样我就根本不能用原理图做PCB设计。. f( i2 M4 W3 O2 {' m; {
我尝试把原理图简化至只有几个电阻,结果也是一样。: a- A9 `: d2 D+ ]/ `
我可以确认以下情况:capture能产生其他格式的网表,allegro软件工作也十分正常(可以制作焊盘、封装、可以打开allegro pcb文件)。4 x& F9 c2 M" H2 c. q7 T/ l
我用的软件版本是15.5。
4 W' d% z. H4 X" f& y* t" k+ T) J1 V" p
; m9 y: b/ Q5 D9 e
以下是产生网表过程的主要操作截屏:/ R# X9 E1 W) C/ I0 ]: }
不知哪位高手可以解答一下这个问题?谢谢!
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8 i; v# \, u* u! a' z+ t! a5 m1 F2 S- I$ _8 i3 l
" k! a+ V# k0 p: u% v) r% O
新的进展:
- b8 t6 ?! _8 K! q我把原理图拿到其他装有cadence 15.2版本的地方做网表输出,结果是对的。这说明原理图没有问题,可能是capture设置有问题。
, `3 N1 o/ i7 N- U点击“setup”按钮,发现里面configuration file的栏目是空的(见图),我就填上正确配置文件,不过执行结果还是没有网表输出。郁闷......
$ x5 N4 m9 J) g6 A7 t6 u* T t不会是因为我的电脑是vista操作系统吧? @ l! p6 \. J+ ^
% j( {7 ^& X5 @, R& B. z[ 本帖最后由 szgflin 于 2008-2-21 16:28 编辑 ] |
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