同一颗DDR3的4组数据线，组与组之间需要做严格的等长吗？求解，谢谢.

leoyin · 发表于 2016-9-20 09:59

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同一颗DDR3的4组数据线，组与组之间需要做严格的等长吗？相差个100mil有问题不？求解，谢谢.

小小菜 · 发表于 2016-9-20 10:56

:lol

raywanghm · 发表于 2016-9-20 15:46

leoyin · 发表于 2016-9-20 17:03

raywanghm 发表于 2016-9-20 15:463 e6 j7 d: Z; E- Q, `2 `
fyi

这么宽松...？

chen6699 · 发表于 2016-9-20 18:53

严不严格要看电路的要求。一般情况相差100mil是没问题的。

980155498cai · 发表于 2016-9-20 20:24

我想问的是你是什么DDR一颗上面还4组数据

leoyin · 发表于 2016-9-21 09:42

980155498cai 发表于 2016-9-20 20:24$ f0 J7 \/ r5 h' e
我想问的是你是什么DDR一颗上面还4组数据

说错了，是FPGA一个bank上的4组数据线.

980155498cai · 发表于 2016-9-21 23:30

不要相差太远就好200mil内可以不做登场

980155498cai · 发表于 2016-9-21 23:31

leoyin 发表于 2016-9-21 09:42
3 c7 ~+ U, }" R0 a3 Y3 x说错了，是FPGA一个bank上的4组数据线.

不要相差太远就好200mil内可以不做登场

djadfas · 发表于 2016-9-22 11:54

需要因为DQS和CLK之间也误差关系具体看layout指导手册如一般是±300mil 400MHZ的时钟，速率越高等长要求越严格

J蓝虹 · 发表于 2016-9-22 15:43

建议看芯片layout 和芯片厂商，设计厂商不一样，规则有差别

lhycmyy_hawk · 发表于 2016-9-25 16:54

看layout guide 是必须的，等长是为了时序的精准

sean0108 · 发表于 2016-10-9 14:16

DQ和DQS需要严格控制，组间就不需要这么严格了

cffdfg45 · 发表于 2016-11-10 17:40

thanks

mentorkk · 发表于 2016-11-12 14:08

Every DDR chip and circuit is different. Search the requirement inside the chip datasheet.

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