一个具体问题：组合逻辑在CPLD中的现象

小谢青枫

请教大家一个实际问题：
, d1 M' W* k/ ~( _: Y' NDS[1：0]是CPLD的两个输入信号，经过如下代码锁存：
4 I$ x$ N  G+ _8 S0 B6 I; T
always @(posedge Clk or negedge nReset)
begin
        if (!nReset) begin
                DSXout <= 1'b1;
                NDSX <= 1'b1;
                end
         else begin
( P4 O4 z1 i: W8 y# V9 q                 NDSX <= & DS;
0 g# Y" @- ^% i8 R                DSXout <= NDSX;
3 K* ?8 Q: E: V4 e0 j/ f/ s6 c                end
end
+ P" ]5 j  P4 E" P3 j为何会在导入FPGA后的signaltap上看到如图1所示的情况？？按照我的理解，虽然&DS作为组合逻辑可能有不稳定的地方，但也应该是竞争冒险那种情况、高低电平切换的边缘出问题？？因为我在CPLD信号输入的源端用示波器点了，输入并没有毛刺（如图2，探头接地粗糙所以过冲大），那么该如何分析问题的来源，是逻辑写法问题还是CPLD管脚接触不良呢...求赐教！

zgq800712

你这个CLK是有源晶振 或 PLL的时钟吧？
你先把异步信号DS打2次DFF，在把它送到NDSX。
reg[3:0] DS_Q
- D% I2 \' `  `* a2 `0 s+ ^  x! Valways（posedge CLK or...）
  o* P+ f6 V* d% F3 q  I...
, @! D4 w2 \+ D7 r2 P! x' Yelse
% p; b2 S9 [2 jbegin
. V( m  |5 L; v/ W. v, k& j DS_Q[3:2]<={DS_Q[2],DS[1]};
DS_Q[1:0]<={DS_Q[0],DS0]};
end
" f$ w  c( A( \# n# O, R-----------------------------------------
把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置，探头环路面积是不是合适。就按最近接地和最小环路测下波形，还是这样吗？ 还是得话应该和CODE没有关系。

那在看看PCB设计,VCCIO的滤波电容？

" j0 R1 D" d  d) K" ~- |# r对了你把时基看看。下拉多少时间？ns级别？

zgq800712

, P2 f+ Z2 o. E7 ]
8 T7 u. F$ r+ H+ d- n4 W
signaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1；
先确认下你的信号频率有多高，10ns级别？ 测试方法对吗？
* e0 ~6 u1 j# C1 Z
% r7 g$ ]6 G- [看样子你的示波器应该不错，不是我那种坑爹的示波器。100M的带宽最多看看20M差不多，50M完全正弦。如果是泰克的话还是有方波的样子。