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xilinx 7系列 高速数据接收

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发表于 2014-5-6 20:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 飞雪逐青 于 2014-5-7 08:27 编辑 . V( `/ I3 y. U% d( r; e& E: u

2 [) `2 H& l+ m3 K7 W( }xilinx k7  一个 selectio ip 最大只能接收16bits 的数据,ADC输出32bits 高速数据但是只有1路时钟,此时需要两个selectio ip,是否一定需要在在板子上对时钟进行分路?FPGA内部有没有解决方案?
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发表于 2014-5-8 10:11 | 只看该作者
FPGA上可以对时钟做处理,但是那样一来时钟就跟数据不同步了,代价岂不是更大?

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发表于 2014-5-9 08:27 | 只看该作者
还有一种解决方案,就是在两个ip外面做一个wrapper,引一个时钟进来,在wrapper里面分路送给两个ip。这应该是最简单的,没有增加太多额外的逻辑。

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 楼主| 发表于 2014-5-10 12:59 | 只看该作者
lvsy 发表于 2014-5-9 08:27' B2 |$ \- D/ X
还有一种解决方案,就是在两个ip外面做一个wrapper,引一个时钟进来,在wrapper里面分路送给两个ip。这应该 ...
8 h9 A8 a4 L$ d
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