关于DDR2同组走线在同一层的问题

CUICHAOYUE

例如：情况一，DSP与DDR2数据组一（8根数据线、DM、DQS）的走线，目标是大部分走线在LAYER3完成，但是BGA封装走线引出，需要先连接端接电阻再打孔到LAYER3，就是说有部分走线会走到其它层然后再打孔回到LAYER3继续走线，问题来了，1、BGA片子连接端接电阻这一段走线，是否需要等长（意思就是网络总长等长我明白，但是如果端接电阻后每个分段是否也要等长？）？
2、如果出现数据线DQ1-6都可以通过TOP层连接到端接电阻，但是由于BGA结构原因DQ7必须打孔引出，即出现同组线不同层走线，此时，我们对DQ7应如何处理？（a、BGA相应DQ7引脚打孔通过某一层引出，出了BGA芯片外部马上又打孔转回TOP层走线连接到端接电阻，这样最大限度减少不匹配长度是否能挽救？另一种b、就是BGA相应DQ7引脚打孔通过某一层引出后不再返回TOP层直接连到端接电阻旁边然后打孔与端接电阻连接？这样就会有一段较长距离DQ7与DQ1-6不同层了；究竟a和b哪种好？）

jimmy

1，没明白你的意思。有图示就好了。
& a3 Q+ J) N6 c+ l) r4 \% A9 c' C2，采用A.然后将DQ1-6的网络再补两个孔。

James‘

1、一般就做网络总长等长，暂时没见过需要分段等长的。
2、同组高速信号过孔数一致。既然DQ7需要多打孔，其他数据线最好采用相同的过孔数。  我一直很疑惑，数据线为什么要8位一组同层？

CUICHAOYUE

1、我以前使用allegro可以设置XNET做等长，现在使用PADS9.0和9.3做等长，遇到DSP与DDR之间有端接电阻时，就出现DSP-电阻（A段），电阻-DDR（B段），结果不知道PADS如何设置XNET，所以就问一下分段等长的情况；
  k' e. {7 B7 i7 T# w9 m2、也是我一直以来的困惑，就是DDR同一组线拉等长时，又要保障同组线走在同一层，会遇到一些情况就是DSP焊盘开始走线TOP层--过孔--L3层--过孔---电阻---过孔---L3层---过孔---DDR焊盘 TOP层 ；如果DQ1-6都可以满足这样的走线，但是如果由于拉等长蛇形线阻隔的原因导致DQ7在DSP到电阻之间的走线无法按照TOP层--过孔--L3层--过孔---电阻 ，而是只能走TOP层--过孔---L6层--过孔---电阻这样的方式，这就出现了DQ7有一小段的走线与组内其他的走线不同层的情况，请问大家，如果这样虽然能保证同组线所用到的过孔数一致但是不同层所造成的影响容限是多少？即允许不同层走线的长度是多少？
3、根据信号完整性，DDR的同组走线等长，等过孔数，同层走线为的就是尽量保证时序偏差一致，信号阻抗一致，遇到的反射，干扰一致，以最公平的待遇对待同组的走线，使整体影响最低，不知道这样的想法对不对，请各位朋友指正，帮助，不胜感激啊！

James‘

1、不会allegro，也不懂啥叫xnet等长；要分段等长，就做两个等长组呗。
8 e, ^8 t" u  r, `) @- j" e2、必须说明，同组同层，与信号时序和阻抗都没有关系（忽略表层换层到不同内层的影响）。   一般情况下，同层相关信号的参考平面（网络）是一样的。

jimmy

1，用pads9.3的话，将排阻两端的网络进行短接，然后做等长。等长工作完成后再更新一下网表，将排阻短接处还原回来。也很方便的。
2，保证长度一致，过孔一致。低于3.125G以下不同层所造成的影响容限可以忽略。
3，你的理解是对的。

szkalwa

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