求助：allegro 导入 siwave 后，层没有网络，请问为什么？

onroad

  我用的是allegro 16.3， 导入siwaave5.0， 没有报任何错，本来要在s参数， 放置add port to geometry,
在GND和VCC层的net是空的，请问各位大侠，这是怎么回事？怎么让net显示出来了？

aibing7

VCC和GND层没有NET哦。net是通过via和VCC、GND连接的。

eeicciee

如果你在PCB中定义好了层的网络，导入Siwave也会有的。

onroad

   非常谢谢各位
4 Z( X) l7 Q! H
  经过折腾，我知道原因了
3 n6 ~  T( n0 H  X9 q
, g6 p. ~4 h. L/ l9 O7 K3 H- B  我把port放在通孔上了，如果不放在通孔上，信号线下的参考层的net就能看见。
! c3 B- P; M$ t7 y, P
  如果这样，我就有另外的疑问，如果要看USB的s参数，如果把port放在usb的连接器，DM和DP就没有参考层的网络，大家都是放在过孔外的吗？

eeicciee

DM和DP都参考地就行了。

onroad

eeicciee 发表于 2012-12-27 13:56
DM和DP都参考地就行了。

是都可以参考地，但是如果把port（我用的port to geometry) 放到USB connetor 的DM DP上， 对应的参考层GND的net是NC的，如果放在connector的外面， GND的net就能显示。usb connetor的dm pin和 dp pin都是通孔。如果不是通孔就没有这种情况

eeicciee

把siw文件发出来吧，下班回宿舍我加port给你看。再上传。

onroad

eeicciee 发表于 2012-12-27 16:01
. |; W' v$ @: t: f' M) q把siw文件发出来吧，下班回宿舍我加port给你看。再上传。

非常谢谢

8 L9 V5 N% B* V9 Y) C+ k附件是我用的usb的siw文件，我把port放在usb口就没有参考面

eeicciee

$ I1 E7 m0 h* |6 v, t# X0 @3 x
) m0 O8 s" I  K/ u1 j你自己有参考平面了。

onroad

eeicciee 发表于 2013-1-4 18:56
* v7 j' ?: a5 |0 B) b; ]你自己有参考平面了。

6 p5 e2 K0 |, v3 I' j是有参考面了，你看我把port不是放在过孔上的呀!
0 c. K# E1 A; }9 x8 v/ ]& X& Q5 d如果放在过孔上就没有参考面呀

eeicciee

onroad 发表于 2013-1-6 17:44
6 n* S' Y2 s! y. P是有参考面了，你看我把port不是放在过孔上的呀!
如果放在过孔上就没有参考面呀

+ l' g- d/ e% M  g孔是通孔，当然不能放在上面啦。要放在走线的末端上