关于差分线对走200MHz单端信号的问题

czwppp

各位大拿，本人请教一个比较困惑的问题，请各位不吝赐教。
我手头有一块FPGA的评估板，有两个FMC的扩展插槽，从FPGA里出来的GPIO信号都是以差分对的形式两两平行走线6000mil左右连接到插槽上。现在我们想利用这两个插槽做同步存储相关的扩展板，用的是200MHz左右的单端信号，而且所有的GPIO几乎全都用上了，现在我的担心是这么长的平行是否会带入串扰问题，从而影响扩展板的工作。

qiangqssong

如果做存储的话,这么长的走线有可能碰到干扰和信号完整性的问题,除非存储器的数据速率比较低!!!

bluskly

试试呗  为什么不采用差分的信号呢？用差分线跑单端信号  有点鸡肋

czwppp

bluskly 发表于 2012-12-11 09:01
5 c( D" L' n1 b/ t3 p试试呗  为什么不采用差分的信号呢？用差分线跑单端信号  有点鸡肋

7 g8 s$ j% ]/ T0 s+ M6 L试试当然可以，不过最好是理论和实际相结合嘛，而且我也想从理论角度弄明白这么做是否会有问题，呵呵{:soso_e113:} 不采用差分信号的原因是所做存储板的芯片都是单端信号，而且由于所用的管脚众多，只能把每对差分信号用来传输两个单端信号。

bluskly

czwppp 发表于 2012-12-11 09:15
试试当然可以，不过最好是理论和实际相结合嘛，而且我也想从理论角度弄明白这么做是否会有问题，呵呵{:so ...

* _/ G8 j( Y$ g7 F0 R! L4 g" V) {总觉得这么做有点本末倒置，如果差分阻抗做了的话 不知道有影响没 你试试咯 最后给一个总结报告 大家也好学习学习

part99

建议查清楚单端的传输和接收阀值再考虑信号完整性的问题。
一般来说，差分信号是低摆幅，有偏压；而普通的3.3VTTL, COMS的触发电压在0.8v到2.0V，所以不一定可以触发上。

czwppp

part99 发表于 2012-12-11 11:45
' f" d) S7 X( N  p& Y# r* d建议查清楚单端的传输和接收阀值再考虑信号完整性的问题。
6 |3 h- \2 F) ]) O+ p一般来说，差分信号是低摆幅，有偏压；而普通的 ...

可能您没理解我的意思，我不是用差分信号去触发单端信号。我的情况是：手头买到的FPGA评估板上有两个FMC插槽，从FPGA芯片出来的GPIO信号连接到了FMC插槽用来做板子扩展使用，所有的走线方式都是采用每两个管脚作为一个差分对的平行差分走线方式，而且平行走线长度都在6000到7000mil。这个板子是买的，我们无法改变它的走线方式，但是这些GPIO的IO电平可以调整，可以调整到满足我们的3.3V要求。我们自己要做的扩展板上的芯片都是采用单端信号，而且信号很多，所以只能把一对差分线用来传输两个单端信号。我现在的担心是这么长的平行走线用来传输100到200M的信号是否会有问题。

zgq800712

你想说的是平行线电容耦合干扰吧，FMC插座的板子基本多是走高速线，有板子就是FMC转GPIO IDC40扩展，照样用。的

czwppp

zgq800712 发表于 2012-12-11 15:22
0 ]* Z  s7 b/ d5 C+ m5 U4 }你想说的是平行线电容耦合干扰吧，FMC插座的板子基本多是走高速线，有板子就是FMC转GPIO IDC40扩展，照样用 ...

* L" o7 e3 R' a+ |1 i8 X对，我担心的就是平行线电容耦合干扰，这么长的平行走线用来传输100到200MHz的信号不会有问题吗？

part99

czwppp 发表于 2012-12-10 23:30
可能您没理解我的意思，我不是用差分信号去触发单端信号。我的情况是：手头买到的FPGA评估板上有两个FMC插 ...

你应该考虑反射多于耦合，一般来说，耦合是由信号的上升沿和下降沿的速度决定而不是频率，以我的经验，一般的FPGA的耦合不算太强（也就是上升沿不算太快），如果差分线的距离有6mil以上，我认为问题不大；而6inch的走线，反射是很强的，建议的终端加以不同的电阻电容匹配，特别每个接收信号应该有下拉电容，而每个反射信号应该有串联电阻。如果是IO信号，那只能都加上了；另外，如果有条件，做一下仿真，只仿真反射波就可以了。

czwppp

part99 发表于 2012-12-12 08:35
6 e5 ^7 N$ e+ B7 k你应该考虑反射多于耦合，一般来说，耦合是由信号的上升沿和下降沿的速度决定而不是频率，以我的经验，一 ...

0 W  g( O- `0 S9 ^5 m谢谢您的指点，我试一下看看