时钟发生器

微笑的记忆

1、时钟发生器clkgen利用外来的时钟信号clk生成一系列时钟信号，clk1、fetch、alu_clk，并送往cpu的其他部件。
8 h) W# q9 S- V/ n# m2、其中，fetch是外来时钟clk的8分频信号。
) j, c  o" J# _% l$ t3、clk1信号用作指令寄存器的时钟信号。
$ j7 |8 F! Y2 C! Z. g: K1 ]4、alu_clk则用于触发算术逻辑运算单元（8位）。
* Z' x- H# t* Q2 N- @" L
7 g+ w0 h. \( d: J  x# b按以上要求用verilog写出时钟发生器。

以下是我写的，但是呢，其中的alu_clk不知道要怎么写。请教大神，还有，如果代码写的不是很规范，写的不是很简洁，请帮改下，或许你的一句话就会帮我打开一扇窗户，让我更加了解verilog。谢谢！{:soso__187047450382421961_3:}
module clk_gen(clk,rst,fetch,clk1,alu_clk);
input clk,rst;
output fetch;            //clk的8分频，用来控制地址多路器，输出指令地址与数据地址
6 s" [7 P( ~! l9 D! Voutput clk1;             //控制指令寄存器，累加器，状态控制器的时钟
  r& g$ L( ]. y3 d6 q$ X/ eoutput alu_clk;          //控制算术逻辑运算单元的时钟
reg [2:0] count;
reg fetch;
: ^7 Z8 t" ]$ J2 G$ `* areg alu_clk;
//reg [2:0] N;
! ^# B9 Y5 s; _" _; y( e4 J3 Y//reg clk1;
assign clk1 = ~clk;       //原输入，原输出
& t5 ?; b3 Q( B: i; }parameter N=8;            //对clk进行八分频处理之后赋值给fetch
always @ (posedge clk)
        begin
& P# E! R) x/ S5 N1 c/ i1 p: E                if (rst)
                        begin
                                fetch <= 1'b0;        
                                //clk1 <= 1'b0;
                                count <= 1'b0;
                                alu_clk <= 1'b0;
$ Q* a8 c+ E& {# [                        end
. ^9 Z, a) Q& L; q9 X  `. ]; I        else if(count<=(N/2-1))
                                count <= count + 1;
        else
                        begin       
                                count <= 1'b0;
9 S7 ~" _6 m" {: Q& C                                fetch <= ~clk;
- n/ [0 l: K5 X4 X, ?# b0 p9 k                        end
        end
       
! L: Z- W0 t& J# X6 W: h7 W3 T8 Yendmodule