DDR3布局及走线

lingyun08 · 发表于 2012-7-18 10:44

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RT，下图是我师兄的一个DDR3练习文件，想请教下大侠，这种布局及走线有哪些地方不合理，需要优化的。欢迎大家指导

joyce180250 · 发表于 2012-7-18 10:57

版本太高，開不了...

lingyun08 · 发表于 2012-7-18 11:43

不好意思啊，我转个07版的

lingyun08 · 发表于 2012-7-26 16:23

{:soso_e109:}没有大侠指导啊

青虫 · 发表于 2012-9-13 23:18

现在回答算不算晚？

问题有以下几条：

1，你这个是DDR3，照说是不要走成T型结构的，应该采取菊花链
2，数据组该同层的没有做同层
3，电源滤波的那个小电容应该尽量靠近管脚
4，走线空间还是蛮大的，尽量要满足3W间距

weihuaping118 · 发表于 2012-9-14 14:20

说的好

冠少H · 发表于 2012-9-14 16:54

学习下了

lingyun08 · 发表于 2012-9-15 11:48

恩，谢5楼指点，不过对于第二点我有点自己看法，他这个数据线无法实现分组同层哈。扇出就只能这样了

yang1400 · 发表于 2012-9-15 15:28

学习@1

redeveryday · 发表于 2012-10-22 11:08

Apollo_927 · 发表于 2012-10-24 20:44

新手盲听一下DDR! 灌点耳音！

zhangjinhe · 发表于 2012-10-24 21:14

青虫发表于 2012-9-13 23:18 8 o8 Y/ i0 l* H! \. S1 N0 B
现在回答算不算晚？, j6 Q0 l1 ]! F7 s3 V
% `4 ~3 w$ C( t" ^& S/ u% s6 b
问题有以下几条：

请问大侠走DDR的线有什么根据吗请传授点经验因为最近在学习BGA的板子真是不知道像DDR这样的线怎么走、、、、、、

青虫 · 发表于 2012-10-25 12:52

zhangjinhe 发表于 2012-10-24 21:14
) P# _: d$ w5 [% w0 Y# |请问大侠走DDR的线有什么根据吗请传授点经验因为最近在学习BGA的板子真是不知道像DDR这样的线怎么走、 ...

走菊花链，线间距保证有3W,，数据线8位同层

zhangjinhe · 发表于 2012-10-25 18:14

青虫发表于 2012-10-25 12:52
4 |4 X Y; q/ B走菊花链，线间距保证有3W,，数据线8位同层

那走线的时候要求同组数据的线走的等长吗？

dgwq · 发表于 2012-10-29 14:23

青虫发表于 2012-9-13 23:18
' g* s. X, a+ p1 y2 x* M$ _现在回答算不算晚？
1 @1 X6 F9 ]" x7 m8 O, q1 `
/ d/ H. g6 _' a+ `% h f: |/ }问题有以下几条：

好像同组同层比较难啊，

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