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求助代码编译问题

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发表于 2012-6-26 16:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本人新手,下面是一Verilog HDL程序代码,为什么总是编译不成功啊,恳请知道的帮助解决一下啊,$ D, @! W. l5 P- O# H0 A
module ihq_counte(rst,clk,ihq_control,ia,ib,ic,iap,ibp,icp,iahq,ibhq,ichq);. e; c( `; m  v6 w+ A2 _
input rst;' D7 O# C$ k( q# e: z3 {
input clk,ihq_control;1 ^9 Y" }- R3 |/ B
input[15:0]ia;
% I6 E5 M: c% }: Y" N" [input[15:0]ib;
/ z) l: K, y% m% s9 j+ F2 [input[15:0]ic;
$ Y6 J) [% F7 ]input[15:0]iap;: o! F; C2 s% ?/ \1 |
input[15:0]ibp;
3 ^6 ~+ z9 d  D( Winput[15:0]icp;
2 H7 u, w1 Y! doutput[15:0]iahq;6 r% ]/ R+ {4 Q" W
output[15:0]ibhq;9 n. A; u) F! j" t' F# C
output[15:0]ichq;, u5 b$ W5 H( s9 K3 v
reg signed[15:0]a1,a2,a3,bl,b2,b3,cl,c2,c3,iahq,ibhq,ichq,iahq1,ibhq1,ichq1;
) K. U+ x, u4 v8 l" Jalways @(posedge rst or posedge ihq_control)5 i9 [/ d6 j- K# J' |: w
if(rst)
7 @9 ?; I* f1 D7 f1 b7 J! u* }begin# g. Z* a4 |5 H
iahql=0;7 E5 ~6 |5 Q8 R* x
ibhql=0;
/ r2 X* ?2 \! q" S% h5 D) \ichql=0;
" [( l  }2 O0 |end
# y7 e: x! n, @! z, melse if(clk): L0 V8 h4 x, p; F9 o2 D" c
begin
: @+ }- `  d% R$ J: Q* n; xiahq=ihaql;
8 T% G1 `- p8 ~& @" oibhq=ibhql;4 i) [5 X4 R! H0 F  H
ichq=ichql;  b3 o7 j+ G. X: C$ o& \
end  u) M3 k' C* n3 h. u* f, L% {. a
else 6 e3 M7 D) b& ]7 r8 M' b: d

, C3 T8 _: I! Y* c, T" ubegin
3 _! y5 d& N) zif(ia[11]==0)al=ia;
( @+ [9 t' q8 z+ Eelse( b# S8 j: f5 m2 n3 N
begin' x: O/ w4 I) h0 W& |: J2 s8 J" B1 \
al=ia;2 p. P0 V# D9 @$ ?/ h0 g! ~
a1[15:12]=15;
* r  ~; R  g* P. l/ @end
0 C% b: U- x5 G$ x, Sa2=iap;4 G; s( x5 H9 O, g
if(a2>0)a2=a2>>3;
7 O# f8 I9 D, b& oelse: I; X( @0 |- ]6 Z
begin
+ z5 r  {  ]9 K7 x2 {) e4 D$ Y# ~: fa2=a2>>3;4 o4 H) i( E* q" V7 Y6 A
a2[15:13]=7;
! q1 H+ x* X2 y5 s& V; Q6 T* Cend% O( e& G$ n$ P: g# c
if(ib[11]==0)b1=ib;
8 W) e2 T, j, \8 }  }1 Lelse
- R, ^' }& u! |% f$ Ybegin$ B$ e3 K. P* j" N" l) n
bl=ib;
; w& v6 \4 M, @2 }  Mbl[15:12]=15;; O8 d3 y- b3 B, [7 n$ [9 i- y
end! F$ o1 e, J7 C  Y
b2=ibp;
3 t# X& O+ x' y" V$ V* cif(b2>0)b2=b2>>3;
( H9 Q$ z) U' \$ f% |else, \) }) b1 H' K4 V
begin1 c# g  j6 |# V
b2=b2>>3;" T  J" D4 x) ^; A
b2[15:13]=7;
9 }3 m. E; ]+ r8 t& o3 [end
0 E7 f8 ]3 H0 k; d8 mif(ic[11]==0)cl=ic;% W8 R) i% J8 w
else
# K' r  D! [( l% g1 ^begin
7 ]& s" ?/ T2 rcl=ic;
1 _6 N1 d! i& [2 Z8 icl[15:12]=15;1 f; a! {+ m& T) F! a, {1 P
end
( m! I" s  [+ ^c2=icp;
' ]5 g) v7 [2 e- Hif(c2>0)c2=c2>>3;* y4 k4 W) Y. C+ J7 X
else" I5 y' b: |6 N; h0 s$ v' [
begin, {- J; n/ u/ |- P! c" g
c2=c2>>3;
8 s7 m3 n' Q+ b4 m. A' c* r+ q6 H& ec2[15:13]=7;2 Z+ v4 _7 x+ S/ ~2 b, ?
end
, S( Q) I1 M  U7 q3 H9 t0 m; Pa3=al-a2;
: H" h, ~6 R& S. L; W! [b3=bl-b2;7 M3 p+ g# h& z
c3=cl-c2;
& W) V- ]  n- D, \iahql=a3;
& d# [: n' b2 P& sibhql=b3;! W* g* v. s3 [" T0 X: U) r4 x
ichql=c3;, _$ p; \% w( K& o& e7 y4 p' \* p
end9 m. k! y* T& S1 O4 ]4 X' d
endmodule
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发表于 2012-8-2 17:20 | 只看该作者
老大你工程名和你模块名字相同吗?你怎么不黏贴出问题所在?

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发表于 2012-8-2 17:34 | 只看该作者
我看你代码了,你错误原因是很多信号没有定义呀,你直接用的,这些不知道是输入还是输出呀,你根据你的情况改一改吧

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发表于 2012-9-3 13:41 | 只看该作者
always里面最好用非阻塞赋值啊。还有clk信号和ihq_control信号会不会同时动作,导致 if else执行起来有冲突啊?
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