求助代码编译问题

stonylian

本人新手，下面是一Verilog HDL程序代码，为什么总是编译不成功啊，恳请知道的帮助解决一下啊，
module ihq_counte(rst,clk,ihq_control,ia,ib,ic,iap,ibp,icp,iahq,ibhq,ichq);
input rst;
input clk,ihq_control;
input[15:0]ia;
% I6 E5 M: c% }: Y" N" [input[15:0]ib;
/ z) l: K, y% m% s9 j+ F2 [input[15:0]ic;
$ Y6 J) [% F7 ]input[15:0]iap;
input[15:0]ibp;
3 ^6 ~+ z9 d  D( Winput[15:0]icp;
2 H7 u, w1 Y! doutput[15:0]iahq;
output[15:0]ibhq;
output[15:0]ichq;
reg signed[15:0]a1,a2,a3,bl,b2,b3,cl,c2,c3,iahq,ibhq,ichq,iahq1,ibhq1,ichq1;
) K. U+ x, u4 v8 l" Jalways @(posedge rst or posedge ihq_control)
if(rst)
7 @9 ?; I* f1 D7 f1 b7 J! u* }begin
iahql=0;
ibhql=0;
/ r2 X* ?2 \! q" S% h5 D) \ichql=0;
" [( l  }2 O0 |end
# y7 e: x! n, @! z, melse if(clk)
begin
: @+ }- `  d% R$ J: Q* n; xiahq=ihaql;
8 T% G1 `- p8 ~& @" oibhq=ibhql;
ichq=ichql;
end
else

, C3 T8 _: I! Y* c, T" ubegin
3 _! y5 d& N) zif(ia[11]==0)al=ia;
( @+ [9 t' q8 z+ Eelse
begin
al=ia;
a1[15:12]=15;
* r  ~; R  g* P. l/ @end
0 C% b: U- x5 G$ x, Sa2=iap;
if(a2>0)a2=a2>>3;
7 O# f8 I9 D, b& oelse
begin
+ z5 r  {  ]9 K7 x2 {) e4 D$ Y# ~: fa2=a2>>3;
a2[15:13]=7;
! q1 H+ x* X2 y5 s& V; Q6 T* Cend
if(ib[11]==0)b1=ib;
8 W) e2 T, j, \8 }  }1 Lelse
- R, ^' }& u! |% f$ Ybegin
bl=ib;
; w& v6 \4 M, @2 }  Mbl[15:12]=15;
end
b2=ibp;
3 t# X& O+ x' y" V$ V* cif(b2>0)b2=b2>>3;
( H9 Q$ z) U' \$ f% |else
begin
b2=b2>>3;
b2[15:13]=7;
9 }3 m. E; ]+ r8 t& o3 [end
0 E7 f8 ]3 H0 k; d8 mif(ic[11]==0)cl=ic;
else
# K' r  D! [( l% g1 ^begin
7 ]& s" ?/ T2 rcl=ic;
1 _6 N1 d! i& [2 Z8 icl[15:12]=15;
end
( m! I" s  [+ ^c2=icp;
' ]5 g) v7 [2 e- Hif(c2>0)c2=c2>>3;
else
begin
c2=c2>>3;
8 s7 m3 n' Q+ b4 m. A' c* r+ q6 H& ec2[15:13]=7;
end
, S( Q) I1 M  U7 q3 H9 t0 m; Pa3=al-a2;
: H" h, ~6 R& S. L; W! [b3=bl-b2;
c3=cl-c2;
& W) V- ]  n- D, \iahql=a3;
& d# [: n' b2 P& sibhql=b3;
ichql=c3;
end
endmodule

blue822180

老大你工程名和你模块名字相同吗？你怎么不黏贴出问题所在？

blue822180

我看你代码了，你错误原因是很多信号没有定义呀，你直接用的，这些不知道是输入还是输出呀，你根据你的情况改一改吧

xy31554406

always里面最好用非阻塞赋值啊。还有clk信号和ihq_control信号会不会同时动作，导致 if else执行起来有冲突啊？