DDR2_JESD79-2F 关于DQ输入建立时间/保持时间的疑惑？

mengzhuhao

DDR2_JESD79-2F 关于DQ输入建立时间/保持时间的疑惑？

1 q) B& ^/ ]! O( |P89页内容：
以SSR2-400为例

* w* y0 F- J) O) PDQ and DM input setup time (differential strobe) tDS(base)=150ps
DQ and DM input hold time (differential strobe) tDH(base)=275ps
% W: O" [+ J) L
# h! X& C$ i8 S! A/ D
DQ and DM input setup time (single-ended strobe) tDS1(base)=25ps
DQ and DM input hold time (single-ended strobe)  tDH1(base)=25ps
4 {2 ]8 G/ y( E0 a& [: a
从给出的数据上有一些疑惑：
为何differential strobe状态下的建立/保持最小时间比single-ended strobe状态下的建立/保持最小时间要大呢？

从理论上应该怎么理解这个规范的差异？

/ G- i! S9 M  {+ x. h- ?# Y是使用了differential strobe要牺牲建立时间的富裕度么？

onenavigator

mengzhuhao 发表于 2012-5-31 14:41
) T8 B) ?" \/ r  X) ~有个地方我想是不是我理解错误了

DDR2 400/533单端DQS

不知道版主这个问题有答案了吗？按照规范，DQS slew rate=4 V/ns是不是差分模式下要求的最大速率转换值？单端模式下DQS slew rate=2 V/ns为最大速率转换值？

mengzhuhao

6 G2 t$ }: y7 I
& |  S' n6 m2 }# c7 d" H2 ?下面的理解是否正确呢

  _" W4 F* G3 I$ J) r/ B4 t  M- tP94页“Timings are specified with DQs, DM, and DQS’s (DQS/RDQS in single ended mode) input slew rate of 1.0V/ns”
- n8 {& F4 Y' A' q5 I) f+ [当单端strobe时的slew rate=1 V/ns，查P96页表可以看到ΔtDS1与ΔtDH1的修正值为0

跟差分strobe时的slew rate=2 V/ns，查表Table 44 修正值也为0
/ J: t* m: X, R- l* u
按照这个思路：
$ A/ \( e5 G) f8 f% i8 z
对照P98页：单端strobe的tDS=(0.125V+0.25V)/1 V/ns=375ps

单端strobe的总建立时间tDS1=tDS1(base)+375ps=400ps？
1 T; a7 F9 q9 I; T5 z4 @" u

mengzhuhao

001__力科DDR2测试解决方案-Ethan》（百度文库）
时序测试这部分中有段这文字，摘录如下：

“时序测试部分主要对DDR2数据、时钟及控制线上各种时序进行测量，包括数据输入建立/保持时间、数据输出保持时间、数据读/写时DQS前导/后续时间、时钟半周期宽度、DQS输入高/低脉冲宽度等等二十余项参数。其中，在对数据输入建立/保持时间（tDS、tDH）进行测量时，JEDEC标准规定需要根据写数据时的DQ及DQS信号斜率对测得的建立保持时间进行修正。下表为JEDEC标准中对应DDR2 667/800的输入建立/保持时间修正参数表。例如，写操作时当DQ测得的斜率为1.5V/ns，DQS斜率为3.0V/ns时，测得的DQ – DQS建立/保持时间需要加上67ps的修正值之后方能与标准中规定的最小建立/保持时间相比较。”

按照这个思路：
0 {; g! T6 |8 M
# l5 P  F* `1 Z1 r8 y标准里面规范DDR2 667/800时候的tDS(base)=100ps；tDH(base)=175ps
. b" `# ~: d( d7 T: A7 Y对应DQ斜率为1.5V/ns，DQS斜率为3.0V/ns时的修正值分别为67ps与21ps
& |, Y! d9 W( a3 G3 C9 X# [/ J这时tDS=tDS(base)+67ps=100ps+67ps=167ps；tDH(base)=tDH(base)+21ps=175ps+21ps=196ps

那么是不是就有：
测试到的建立时间+67ps>167ps时才能算符合标准
* L. u$ A/ w0 B' k测试到的保持时间+21ps>196ps时才算符合标准

-------------------------------------------------------------------
  I7 _7 t" ^8 m1 h0 F# U7 X1 N上面是差分的例子，现在在回到DDR2 400/533单端DQS下的情况，再重新梳理一下思路

（1）规范P89页内容中tDS(base)=tDH(base)=25ps
（2）规范P74页内容中“Specific Note 6 Timings are specified with DQs, DM, and DQS’s (DQS/RDQS in single
; \! x8 o/ g' r4 q, v
; O8 ^8 a7 c8 c+ I! U" Q, c# Sended mode) input slew rate of 1.0V/ns”是否就可以理解为不管是差分DQS还是单端DQS，被测的DQ的slew

rate=1.0V/ns
& {3 h' Q1 n6 h（3）按照规范P95页内容“Specific Note 7 Timings are specified with CK/CK differential slew rate of 2.0
9 V: S! a/ f& b3 \0 y1 [. b0 W
V/ns. Timings are guaranteed for DQS signals with a differential slew rate of 2.0 V/ns in differential

9 Y8 f5 W5 }+ Hstrobe mode and a slew rate of 1 V/ns in single ended mode. See Specific Notes on derating for other slew
4 |" B" u+ H3 v% I! x; i& V
2 f, g8 {1 {# O+ N( ?' q- prate values.”
此时的DQS slew rate=1 V/ns
（4）这样DQ slew rate=1.0V/ns；DQS slew rate=1 V/ns，查P96页Table 46可以看到修正值均为0
（5）从P98图示的DQ与DQS之间下降沿tDS是VIL(ac) max至VIH(dc) min之间的这段时间
$ D! a6 ?" i5 e) x+ I+ `/ ?6 F查P74页Table 20 — Input DC logic level与Table 21 — Input AC logic level

VIH(dc)min=VREF + 0.125V
: k$ E3 J$ ]4 d8 _4 gVIL(dc)max=VREF - 0.125V
VIH (ac)min=VREF + 0.250V (DDR2 400/533)
VIL (ac)max=VREF - 0.250V (DDR2 400/533)


ΔTF=(VREF(dc) - VIL (ac)max)/(1 V/ns)=0.250V/(1 V/ns)=250ps
$ B0 ^1 |& o9 C* Q+ A$ J2 vtDS=(VIH(dc)min-VIL (ac)max)/(1 V/ns)=(0.125V+0.25V)/(1 V/ns)=375ps

6 N: d& F& S' D2 N, w按这个时序图里面算出的时间比查表算出的25ps大

# t0 }: L7 ~5 U! D5 c5 D1 @“注意到上面的两种不同DQS形式的差异：对于单端，即使在补偿后，仍然还是"base",也就是说，单端信号仍然是建立时

间是参考dc，保持时间参考ac参考page97的table85，page98的table86.这个时候，我们需要加上DQ的边沿时间，将其换
0 I* A8 c# |7 ?
+ j" V  u0 Q. @* Z( E$ k) C% v算到Vref的电压点。”

8 q9 T' o5 r. G: B& D其中“page97的table85，page98的table86”我在JESD79-2F没找到，是不是笔误？
7 _. j4 l  ~1 y0 o/ Q另外“我们需要加上DQ的边沿时间，将其换算到Vref的电压点。”这是加上了ΔTF或者ΔTR？

所以这块在理解上还是有一些困惑在里面
! j& }8 e6 Q9 y1 I7 _) _& u, A8 E
4 M- Q- I  M4 q因为在差分的时候也同样存在ΔTF或者ΔTR

mengzhuhao

P97里面规定的差分DQS下的tDS是不是等于P89页(base)=150ps？
因为从时序看，这段时间是一段稳定电平时间加一段转换速率的时间

3 t0 i; a4 C. ?; j1 kP75页规定测试的Differential input AC logic level Vid（min）=0.5V
换算到P97页所示时序中的话，可算出其中一半的时间，就是
(0.5V/2)/(2V/ns)=125ps，那么稳定电平的时间段是不是就是150ps-125ps=25ps了？

如果单端算出的时间要归一化到差分模式的话
是不是就是
- I$ B/ }6 ?( _" G4 ltDS=(VIH(dc)min-VIL (ac)max)/(2V/ns)=(0.125V+0.25V)/(2V/ns)=187.5ps？

mengzhuhao

是不是这样理解的呢：

“例如，写操作时当DQ测得的斜率为1.5V/ns，DQS斜率为3.0V/ns时，测得的DQ – DQS建立/保持时间需要加上67ps的修正值之后方能与标准中规定的最小建立/保持时间相比较。”

: N1 z! O7 @2 p4 |7 I那么是不是这样的呢：
8 R+ G: [1 g* a  T' ?测试到的建立时间+67ps>tDS(base)=100ps 时才能算符合标准
测试到的保持时间+21ps>tDH(base)=175ps 时才算符合标准

qiangqssong

学习下！！

mengzhuhao

有个地方我想是不是我理解错误了

9 _; Z. u) m' w8 t9 c% j1 [DDR2 400/533单端DQS
6 Q: S8 b: D4 z- E9 l( [' }/ ~（1）规范P89页内容中tDS(base)=tDH(base)=25ps
1 q2 d6 I+ }, I) T（2）按照规范DQ slew rate=1.0V/ns；DQS slew rate=1 V/ns，查P96页Table 46可以看到修正值均为0
- I0 o$ U) D7 d（3）tDS=tDS(base)+ΔtDS=25ps+0=25ps
（4）归一化到差分模式需要增加的时间：(VIH(dc)min-VREF)/(1 V/ns)=0.125V/(1 V/ns)=125ps，这样tDS(归一化)=tDS+125ps=150ps
0 _: ], n: a" Q: i  f: f（5）查规范可以知道差分模式下tDS(base)=150ps，按规范DQ slew rate=1.0V/ns；DQS slew rate=2 V/ns，查到的修正值为0
5 n+ N0 o+ I% `) `# j! c! E. V（6）所以按照规范的话，单端归一化于差分的建立时间是一样的

（7）同理，对于保持时间tDH=tDH(base)+ΔtDH=25ps+0ps=25ps
: Z# W' k3 F4 ?- W6 ]# Z4 q（8）归一化到差分模式需要增加的时间：(VREF-VIL (ac)max)/(1 V/ns)=0.25v/(1 V/ns)=250ps，这样tDH(归一化)=tDH+250ps=275ps
  L7 W5 I5 M- z7 m8 n+ h+ D6 d4 w（9）同样跟差分模式下的tDH(base)=275ps是一样的


（10）在DQ slew rate=1.0V/ns的条件下，DQS slew rate=1.5 V/ns或DQS slew rate=2 V/ns时，差分修正值均为0，单端还得加上修正值，这时的单端的建立时间与保持时间均大于单端

(11)按照规范，DQS slew rate=4 V/ns是不是差分模式下要求的最大速率转换值？单端模式下DQS slew rate=2 V/ns为最大速率转换值？


(12)如果上面理解正确的话，是不是差分实际测量的建立时间与保持时间，直接与tDS=tDS(base)+ΔtDS、tDH=tDH(base)+ΔtDH比；
单端模式测量的建立时间与保持时间，要与tDS(归一化)、tDH(归一化)比即可？