【求教】原理图中修改net名字后，再更新到PCB中

eternalrage

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  s1 z1 c$ \: Q    完全新手，求教...画板过程中碰到了一个问题，假如说原理图、PCB都完成了。这个时候我在原理图OrCAD Capture中把地网络名从GND改成DGND，然后生成网表更新到PCB中去。这个时候发现PCB中所有这个电气网络的Pin脚的net名确实变成DGND了，但是所有这个电气网络的走线和过孔的net属性全部变成空白了(has no net)。
    也就是说，我在原题图中改掉某个net的名字后，更新到PCB中，这个时候以前这个net布好过的线好像就全部“失效”了，那些走线的net属性变成了空白。这个时候DRC检测就自然出错了。  Cadence是会这样样子吗？我想知道是我自己操作出了问题，还是软件本身就是这样？ 如果这样了有什么补救措施么？我现在面临的是要把这些线再去拉一遍，，而原因只是因为在原理图中改了一下名字而已...?   
    感谢各位不吝赐教..~!

eins_0

是这样子的，那么你首先把gnd的平面全部重新赋网络dgnd，那样gnd的孔就变成dgnd的孔了