PADS layout中 Verify Design检测有错误

rvmoon

一个4层的板子画完之后，进行设计检测
    选择tools->Verify Design工具
1 K4 M6 n: V1 y' g$ [    进行Fabrication Latium检测，发现有很多一百多个错误
   
       对应的错误描述为DFF Error: AcidTrap on Top
% }1 O) p4 G  q  i: U4 m       这种应该如何修改？
1 N3 h9 O2 Y) o
还有就是在选择Test Points进行检测时，出现十个左右的错误
0 N& f8 p# [7 s( @    对应的描述为:
       TestPoint error:NET FPGA_SIGNAL_TX has 0 test points instead of required 1 test points
  r; w7 ]- n$ g       其它几处TestPoint的错误提示类似，只是把网络名字换了一下而已。
    PCB上我没有加TestPoint，莫非这里必须得加TestPoint吗，不加行不行？
% ]8 o+ O2 M1 F
我这里网速不大好，google后也没有找到类似的有答案的东西，初学PADS，请各位大大不吝赐教，{:soso_e100:}

ZWY

我一般只检查 安全间距和连通性

zhangdong0110

你检查的好高级啊，没查过那个，等高手指点，此外，那个检查有什么用么

rvmoon

ZWY 发表于 2012-2-17 11:20
我一般只检查 安全间距和连通性

2 q0 L, g: Y& B% t恩，一般只检查这两项的，我是想试一试其它的功能

rvmoon

zhangdong0110 发表于 2012-2-17 12:40
你检查的好高级啊，没查过那个，等高手指点，此外，那个检查有什么用么

不大清楚，说是可制造性检测