关于cadence 等长设置问题求解

819535006

1、在设置等长前，首先要进行叠层设置，这是为什么呢？目的是为了设置pin delay和 z axis delay吗？
2、为什么要建器件模型呢？
. ^" c* M  Q, G) `  g小弟有如上两个问题，希望大家给于解答，谢谢

flyingc381

只能说都不是必须的

9 H  T, I' C. h" {2 x设等长有N多方法……

819535006

flyingc381 发表于 2011-8-24 16:55
只能说都不是必须的

8 M- b) H  H) T% ?: k* n设等长有N多方法……

版主的意思：
1 S3 X  E8 Z( H0 r. d' V9 `" a+ s1、可以不定义pin delay？
2 `% e' O9 B: k" A* Y6 d6 p5 c0 `2、如果是这种方法，设置模型是为什么呢？
9 u/ H# [- T; a新手，希望版主指点哦，谢谢

flyingc381

先要知道什么是pin delay

% R. T8 @4 D  E7 ?: `' x0 `) c以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的
: k0 M4 `8 n  b* S: w# B
" X1 B* `6 p/ E# U% }; M第二个问题，，加模型是为了提取拓扑结构，，在里面设规则，，
8 J6 H0 R0 r2 X: x0 M
不提取一样可以设……

: i4 S6 Y3 O( l$ a6 `
$ G  t+ i4 a$ ^

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flyingc381 发表于 2011-8-24 17:04
先要知道什么是pin delay
) c# y+ ]  o  }! a- C/ M2 w
! f& }$ W$ g# r9 S8 s) T1 C0 T以及什么地方才会用到pin delay,,设total etch length是不会用到pin delay的

, V0 K! g! I/ N1 V9 Y  s0 D哦，谢谢。
0 Z2 x6 b$ S' {5 O8 p3 X不过我对pin delay确实了解的很少，我想问的是pin delay与层叠结构是有关的吧？
这里提取拓扑结构？是不是就是为了提取一个等长的路径啊？

Scott.Dong

感觉楼主是在用SI分析做约束

flyingc381

pin delay与叠层无关，，只是芯片的参数之一