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關於DDR SDRAM AND DDRII LAYOUT時等長問題

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发表于 2011-8-24 15:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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DDR SDRAM AND DDRII有DATA BUS、ADDRESS BUS、CONTROL BUS AND DIFF. CLK
2 \7 T/ a2 c5 ]/ g4 o1 o" {8 x請問各位,在LAYOUT時要求TRACE走等長,不太明白,TRACE走等長是指所有的TRACE走等長,還是說他們各自走等長就可?即DATA BUS 等長不一定要跟ADDRESS BUS等長,ADDRESS BUS的等長不定要跟CONTROL BUS 等長…etc...哪位大俠有關於ddr layout guilde 可供分享?謝謝
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Ian Tang

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"學會了" 就簡單了.

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发表于 2011-8-28 21:11 | 只看该作者
DATA BUS、ADDRESS BUS、CONTROL BUS AND DIFF. CLK 所有的一定要同一長度,這樣才是叫"等長",不是嗎?
7 {* u, O( E/ k3 z& H: L& z

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发表于 2011-8-29 16:03 | 只看该作者
这个问题,小弟整过,说说自己的看法。
7 _( j: d  L- j4 {/ E首先,等长不是一个绝对的概念,一般都是把要求等长的线作为一组,组内各条线的长度差控制在一定范围内,对于DDRII的总线,我们一般要求100mil,当然能做到50mil最好。8 Q( M: \  O$ `- E
DDRII的总线:一般主要关注地址线,数据线,时钟线三组的等长
3 x' g  a( W, g2 j  M1,地址中,要包含bank选则的两到三根线,还有行地址和列地址的两根线;
1 J! v, X; t8 q9 o5 W9 Q) H2,数据线,情况有点复杂,一般都是分成几组,和CPU数据宽度以及ram(x8,X16)有关,相应的DQS信号要和data线做等长;: e- _  q( l( k' [  q  A
3,时钟是差分线,这两根等长没有问题;至于时钟与地址组,数据组等长的问题,个人觉得不是很严格,一般也差不到哪儿去,等控制最好;5 M" L. M9 r  N, R, z
4,如果使用多片ram,要特别注意从cpu到ram的1对多走线方式,尤其是时钟,容易产生反射,推荐走Y型链接,CPU---过孔---各个RAM;  ^; b0 t. }; p/ L1 o
都是个人经验,做过一些,没有问题。
" O# ^- P( l) O% `还有不明白的,自己多看看ram的芯片资料,也会有介绍。4 d( Y0 o$ W/ z

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发表于 2011-8-31 13:12 | 只看该作者
学习了

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 楼主| 发表于 2011-9-1 09:02 | 只看该作者
請問如果使用兩mobile ddr,那他們的CS(chip select)兩pin有沒有要求需配合其他控制線做等長?
Ian Tang
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