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导入pads格式的PCB 导入到allegro之后再与orcad格式的原理图同步的全过程经验总结9 X& k) \5 J- P
步骤
2 Q9 F2 m$ e2 W1,先将orcad原理图与pads PCB严格同步,同时保证pads的每一种元件的库都有元件序号和值的label(两个label),不然会出现同步allegro传送网络表时会出现没有标示的问题" K8 G0 |/ v- D9 ]$ G
2,pads输出powerpcb3.5格式的asc文件
- L, |2 Z0 y, G$ O5 e" \3,在allegro里面导入asc文件# o+ n- |+ M ] X4 P' Y/ }0 i0 r
4,在allegro导出库文件 t0 |, Z1 _& `3 T( y9 f, ]. I4 _: d* Z
5,在用户设置里面,设置焊盘和flash的两个库文件的路径,都指向刚从allegro导出的库1 l" t9 K$ X4 Z: J9 N
6,打开orcad,输出网表,选择要同步的allegro PCB,并指定要生成的allegro PCB6 @3 i* g8 C6 M
7,执行同步。(此过程会产生很多问题,大部分的问题原因是,
8 B; i; c: X5 a" _/ r, E/ X 原理图的焊盘个数与PCB库焊盘个数不一致, 修改原理图,保证与PCB库一致# a3 J/ q4 j! X p
原理图封装信息也PCB不一致或有非法字符 如。+?、/等符号,重新修改原理图封装信息,并保证与PCB库一致
* }+ c* p9 w$ [" k E) i n3 J 原理图库元件信息里面的路径信息也不能有非法字符。+?、/等符号,解决此问题只得重新做库和调用cadence2 }" ?' l" b: T! u/ w4 y1 v6 c9 ] }
源库替换掉原来有非法路径信息的库元件
/ z0 }( [# x. v7 M$ e n2 W+ Q 元件的引脚也要严格区分,如某个引脚定义为output 则该引脚不能连到地。这也会造成同步失败
* c! ^& t1 P9 h; U 元件的引脚名和引脚号不能分别不能与另一个引脚有重复的部分)- s! t' p, _8 e8 b# \8 ^
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