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在saber里面如何将verilog格式的逻辑创建成可调用的模块？

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mengzhuhao

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发表于 2010-9-29 20:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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在saber里面如何将verilog格式的逻辑创建成可调用的模块？0 c5 t) \. ^1 }$ R; [4 b( G( n
, E* v( n) X8 X" r0 {
$ Q, j  i- K9 Y# `2 ~) S( P; @
6 b# B) K0 p1 T8 a- j
saber是不是只支持VHDL格式的？如果是verilog格式的是不是还得通过工具转换下呢？6 ~$ u3 s3 r) T# l. i/ \! [

2 l0 m* p2 H5 {4 u& Z5 J; |2 c8 Q! h, w! L: h# Y
7 p' o& q! Y- c. p
如果只支持vhdl格式的话，那如何才能把数字逻辑编程对应的可调用模块呢？
6 f0 p) |/ i( j, \* S$ I* k' ^* M: K) O9 G/ i! V8 l: o5 F

1 J! O  p$ }+ A% P5 d
" e7 q# u* [7 X0 T1 I见saber自带的例子里面好像有数模混合的例子，但是不清楚这些例子中用的vhdl代码是如何变成可调用的模块' j: u9 F+ {& D4 V0 M6 P
$ m* I7 C: b2 b" {! _5 @; V
/ A7 p1 m5 }' n* m4 r: N
( N6 W. D0 u1 Q$ t) x* v! C
不知哪位达人可以详细讲解下设计流程
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