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原理图检查没错,也可以生成网表。但是导入网表的时候出现以下错误!!!

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发表于 2010-8-8 12:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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(---------------------------------------------------------------------)8 f" S/ a1 |$ ]
(                                                                     )
; S' ?9 Y' {/ Q3 i& D(    Netrev Allegro Import Logic                                      )/ |5 |* m: |8 Z/ D
(                                                                     )
+ f# V6 x% F7 f3 J9 Y9 k4 F6 X(    Drawing          : tmt.brd                                       )3 w7 n. ^5 T; W. F6 r7 B. `
(    Software Version : 16.3p004                                      )
! h! ?, W+ S+ I- ?$ Y(    Date/Time        : Sun Aug 08 12:12:28 2010                      )+ F3 R9 H% U" ~% g/ G+ w
(                                                                     )
& ?2 z: ~3 l  G7 B, o7 B(---------------------------------------------------------------------)
7 \: l- v& M; D& j/ O9 Q4 ^  K# E, E8 [

# e: M5 B) X: ^% a8 C# s2 e------ Directives ------
) M+ S- S' `* A1 e' c6 b
+ M! f9 X8 c, Z2 LRIPUP_ETCH FALSE;
0 ~; e2 x: i- Z: q5 jRIPUP_SYMBOLS ALWAYS;, x! R4 k1 U" n( B8 O7 X
Missing symbol has error FALSE;. F# n% x1 u) s& }/ R- K
SCHEMATIC_DIRECTORY 'F:/fuzhitmt';4 y# E0 i) `( Y0 i+ f
BOARD_DIRECTORY '';
5 D, S8 Z" t: `. s& i" s+ @OLD_BOARD_NAME 'F:/fuzhitmt/allegro/tmt.brd';
8 Y) }1 r# Z- a5 w* j7 QNEW_BOARD_NAME 'F:/fuzhitmt/allegro/tmt.brd';) ]& o9 t, f; q- Q* O

" U; ?' ?* w; w* y5 z; @; TCmdLine: netrev -$ -i F:/fuzhitmt -y 1 F:/fuzhitmt/allegro/#Taaaaaa03408.tmp1 i. u8 h3 _& I' c

  M5 n* ~8 y: Y4 D, A------ Preparing to read pst files ------
: M+ `" B& L; Z& A4 T  a( S* ]( O+ ?1 }5 b  T5 L; d# j
Starting to read F:/fuzhitmt/pstchip.dat # x9 S7 `8 t* [$ L) A
   Finished reading F:/fuzhitmt/pstchip.dat (00:00:00.21)
1 f3 ~4 V- F( y9 VStarting to read F:/fuzhitmt/pstxprt.dat ) m4 [/ A5 x1 l3 f2 Z: J
   Finished reading F:/fuzhitmt/pstxprt.dat (00:00:00.00)
" W  @1 z! B+ u. s/ l( y& fStarting to read F:/fuzhitmt/pstxnet.dat ( g* Y- P) B+ E. i
   Finished reading F:/fuzhitmt/pstxnet.dat (00:00:00.01)
! d  f9 l: D$ W+ o3 M8 w
: e1 `2 X% v4 v$ @" F( e------ Oversights/Warnings/Errors ------& b* J5 W" n$ g+ J4 D+ F
: W. z7 {: f' U. v& B# t4 h0 W( _

+ i! w: O, ~7 O) K9 V% n# l9 ~#1   ERROR(SPMHNI-191): Device/Symbol check error detected.5 ?6 t1 N1 }+ m' t
4 ?. Y1 x7 b- |  x7 q5 r8 F
ERROR(SPMHNI-195): Symbol 'SOT23-3' for device '2N6988_SOT23-3_2N6988' is missing pin '6'.. i0 ?0 n5 m* G, x% X  ]1 |

5 z* ~% x4 {! H- d( c: mERROR(SPMHNI-195): Symbol 'SOT23-3' for device '2N6988_SOT23-3_2N6988' is missing pin '5'.
1 T- ]: l6 _6 Z. a& a, @+ q) h; n- C' f  c+ \+ T8 Y
ERROR(SPMHNI-195): Symbol 'SOT23-3' for device '2N6988_SOT23-3_2N6988' is missing pin '7'.
5 x% }- \, u* n) y+ l) e' q, `; ]6 e# i3 o( ?7 I
ERROR(SPMHNI-195): Symbol 'SOT23-3' for device '2N6988_SOT23-3_2N6988' is missing pin '9'.. a" i. k! E, X5 s
" e0 H) X" a3 ~; p. q5 a  I4 s
ERROR(SPMHNI-195): Symbol 'SOT23-3' for device '2N6988_SOT23-3_2N6988' is missing pin '10'.
, H7 o$ V$ F& s4 B0 b4 `2 O' T; c9 N
ERROR(SPMHNI-195): Symbol 'SOT23-3' for device '2N6988_SOT23-3_2N6988' is missing pin '8'.3 c" x- @) t. e- E! r4 Q7 s9 M

- n9 Q) N- d+ h" g: k; m5 qERROR(SPMHNI-195): Symbol 'SOT23-3' for device '2N6988_SOT23-3_2N6988' is missing pin '13'.
/ s8 h6 q6 O8 c2 `$ Z
0 ^2 r  f% x; K1 K' @* j! Y4 I! L8 ?ERROR(SPMHNI-195): Symbol 'SOT23-3' for device '2N6988_SOT23-3_2N6988' is missing pin '12'.
# S% C* V; b+ {! @$ A" Z9 E$ j& y5 U% I
ERROR(SPMHNI-195): Symbol 'SOT23-3' for device '2N6988_SOT23-3_2N6988' is missing pin '14'.
) _) n' L! O, X+ m6 ]' A
5 I9 C: X/ W, b" Y! w8 v5 Q" m------ Library Paths ------, b* Y$ y% B1 w1 d
MODULEPATH =  .   X7 ]* J; c3 r3 B
           D:/Cadence/SPB_16.3/share/local/pcb/modules 3 {9 o( p0 {) ?6 ~, U" J

% E7 ^$ r( ^5 H  d3 SPSMPATH =  .
+ x5 f+ U0 f- M& E           symbols
" A; c3 M9 _# ^, {           ..
! T2 R6 J. l1 q. _! H9 X" R  @           ../symbols
, n! j( s8 j# {6 h8 [6 w1 B           D:/Cadence/SPB_16.3/share/local/pcb/symbols ' g% p1 C8 T: s
           D:/Cadence/SPB_16.3/share/pcb/pcb_lib/symbols
* r/ R0 u3 ]; Y. E% f7 \  q           D:/Cadence/SPB_16.3/share/pcb/allegrolib/symbols
7 r# c  W* @) M! t8 n& m( U% g+ F           F:\fengzhuangxinxi\TMT\
% H3 N9 Z# c: Q7 ^0 P           F:\fengzhuangxinxi\TML\ , Q# U* }( R+ Q: X  K

/ }6 ?4 @2 S: n" wPADPATH =  .   d6 ^, ~+ a; K6 j, M
           symbols + D0 ]1 o% O. Q  W6 j
           .. + {! [+ C: [( T3 y( w7 i' O
           ../symbols ) H2 C! [- I6 J2 L3 f
           D:/Cadence/SPB_16.3/share/local/pcb/padstacks $ ~) e8 e5 @; o3 g; @& T. S9 A3 K
           D:/Cadence/SPB_16.3/share/pcb/pcb_lib/symbols : C& h  z& N4 r& }0 D
           D:/Cadence/SPB_16.3/share/pcb/allegrolib/symbols 4 Z" |+ E% Q# K% A
           F:\fengzhuangxinxi\TMT\
4 ?4 t/ A3 u! P& [           F:\fengzhuangxinxi\TML\
0 t, k) A- Q2 e0 }; }  C- i" b( a& L; t; f+ e" O/ h
. [- d" Y  \* ~9 d- I7 S
------ Summary Statistics ------
! _6 ]8 Y  N) C5 o7 V3 w% Q8 W6 {3 @9 W
; z- ~/ I' g/ P# @5 s2 d
#2   Run stopped because errors were detected
- s0 Z! C- C, ^" q* B% U! U) b* g1 m) ]1 i4 o( B/ n9 F0 y
netrev run on Aug 8 12:12:28 2010
) Y: h1 n: r  l) ~# S  `   DESIGN NAME : 'TMT'
5 O# j' Z2 L; y! U   PACKAGING ON Nov 17 2009 03:09:43% _: g5 w5 {- N+ \# k0 _
. l/ v) d/ g9 L5 @$ V- v
   COMPILE 'logic'/ L  K: a% T7 ^9 w9 F; S
   CHECK_PIN_NAMES OFF
( A, X" g3 n$ s- x5 D% Z   CROSS_REFERENCE OFF. M$ [/ T9 H  F, C3 [+ {" M
   FEEDBACK OFF
2 h) R8 p& A4 q7 K, z( |+ g, T   INCREMENTAL OFF
3 Y7 u! e: {7 s; j6 a8 g   INTERFACE_TYPE PHYSICAL! s, v/ S3 O$ D! i  b% k+ f
   MAX_ERRORS 500
6 A3 y! Q! v% n. }   MERGE_MINIMUM 5
; [2 m. i4 n: a0 v   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'+ \) U4 R& [2 `/ }" s7 _0 o
   NET_NAME_LENGTH 24. D; K. t0 X+ U$ {: E5 S- G" W
   OVERSIGHTS ON
  \5 s- T; {, j! F; R# T4 Y   REPLACE_CHECK OFF  b2 G# Q3 H% M$ M2 Q8 G
   SINGLE_NODE_NETS ON
% c; L6 k% h9 ~- a$ N' _   SPLIT_MINIMUM 0
- ^+ i* o: M* {7 Q( U: q   SUPPRESS   20
! _0 _+ J7 _. g6 }   WARNINGS ON
) j# D# i- t6 \* R% r6 V; J
2 J2 _1 {' B: C' o  2 errors detected
/ z6 @) A; w# d: d( r! mNo oversight detected* {4 C0 }) r1 b
No warning detected
: E# p% I4 E$ r' \- ]8 A
) {5 Q. k' @/ v8 k0 {cpu time      0:02:362 W9 X& g) Z  Z: y
elapsed time  0:00:02
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 楼主| 发表于 2010-8-8 12:14 | 只看该作者
好心人帮忙解决一下
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发表于 2010-8-9 09:24 | 只看该作者
SOT23-3封装的器件,原理图sym和footprint的pin脚定义不一致

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发表于 2010-8-9 10:37 | 只看该作者
封装的问题3 d0 y% N4 h! W' P: g4 r
我也遇到过

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5#
发表于 2010-8-9 10:37 | 只看该作者
建议重新做封装 肯定没问题

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发表于 2010-8-9 11:38 | 只看该作者
原理图与PCB封装不一致。。
- Y+ ?7 [4 b' V: k( ~7 U: Y如果封装库不是自己在弄的,这种问题很常见。

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 楼主| 发表于 2010-8-10 09:17 | 只看该作者
回复 3# neuneins
2 E" w8 p" c8 p  r9 b" O/ m
2 S3 r# ^* `" }; u6 H
9 y+ X. ?' Z9 v0 L7 B0 ]6 b    谢谢
我很好,不吵不闹不炫耀,不要委屈不要嘲笑,也不需要别人知道

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 楼主| 发表于 2010-8-10 09:18 | 只看该作者
回复 4# lwh123468
6 S+ s8 u* J$ i8 _# Z% o# ]) r% y/ M* ~, f+ g
; ~/ T$ o* a. {) u% A
    我试试啊,谢谢了
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 楼主| 发表于 2010-8-10 09:18 | 只看该作者
回复 6# lanxinzyf
" Y5 ~, p5 k. q
2 u# v% q1 z& h) ^) H- ~6 D9 n" O0 G
    我确实用的不是自己的封装库,唉~~~
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发表于 2010-8-10 10:34 | 只看该作者
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发表于 2010-8-10 19:14 | 只看该作者
哈哈,常見的問題。
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