时序疑问

yingjuan

最近在看一些时序方面的资料，可分析时序图时还是有些疑问，具体请看附件时序图“1.jpg”及相应逻辑图“2.jpg“，请大家帮忙一起看看，谢谢。
疑问：
3 Y: a" N6 o" p4 s: p, p/ K1.图中TDCO是指什么时间，是指我们通常所说的CLK到DCO的TCO时间吗？
2.我写了一下它的相关时序方程：(不知是否正确）
  Tsu_mg=Tcycle+Tdco_max+Tft_dco_max-Tpd_max-Tft_data_max-Tsu  
  Thold_mg=Tpd_min+Tft_data_min-Tdco_min-Tft_dco_min-Thold           
(其中Tsu_mg为建立时间裕量，Tcycle为DCO的周期，Tft_dco_max为DCO的最大飞行时间，Tft_data_max为DATA的最大飞行时间，
Tsu为建立时间，Thold_mg为保持时间裕量，Thold为保持时间）
3.用SQ仿真时，可以得到Tft_dco_max对应为DCO的settledelay的最大值，Tft_data_max对应为DATA的settledelay的最大值,
  Tft_dco_min对应为DCO的switchdelay的最小值，Tft_data_min对应为DATA的switchdelay的最小值.

袁荣盛

1）是的，从时序图中看出，Data的Tco为图中的Tpd，DCO的Tco为图中的Tdco
4 z- p% q' F& n" f3 G" I2）时序裕量计算公式，此时序图可以理解成内部时钟系统，它与外部共同时钟的区别只是取消了原本clk两条支路中的一个支路，你的计算公式整体上是正确的，但要为了考虑裕量的最恶劣情况，做如下修正
Tsu_mg=Tcycle+Tdco_min+Tft_dco_min-Tpd_max-Tft_data_max-Tsu
' [! s, }9 E, y; q) i" [  Thold_mg=Tpd_min+Tft_data_min-Tdco_max-Tft_dco_max-Thold
3）理解非常正确，无论是Data抑或是DCO信号在驱动端都是以CLK为基准的，即便后者也是时钟信号（准确的说应该是采样信号）

yingjuan

) H, X  z1 E3 l2 m- I4 E7 W
8 O1 C% J! A, Z6 c非常感谢楼上的回复。因为都是自己一个人在摸索，所以有很多方面还是比较模糊。
0 o" D* J' A- f我刚才继续分析的时候又有个疑问，那就是建立时间裕量中Tcycle这个参数是怎么来的。一下理解不知道是否正确。
1.从参考资料(4.jpg)来分析看的话，这个Tcycle的参数相当于参考时序图中的Tdelay参数，为数据和DCO在芯片内部的延时。
& r( I, \' E, |2.时序图中我所标注的时间段即为Tdelay（请见修改后的时序图“3.jpg”)，即3个时钟周期，也就是DATASHEET资料中的“OUT-OF-RANGE RECOVERY  3   Cycles ”，那么如此来看的话，时序裕量计算公式应该是如下：
Tsu_mg=3Tcycle+Tdco_min+Tft_dco_min-Tpd_max-Tft_data_max-Tsu
Thold_mg=3Tcycle+Tpd_min+Tft_data_min-Tdco_max-Tft_dco_max-Thold

袁荣盛

能否上传数据手册或者告知器件料号
我想仔细看看再下结论
0 x3 W. ?! X- V$ t; `( ]+ p我的第一帖是按照共同时钟的角度来分析时序问题的
: V! |/ w6 A, a( P8 i事实上，如果源同步的延时是一个周期的话，可以用共同时钟来替代分析，这样比较简单
% f  d; G3 @7 j( Q
但现在你提出的3倍延迟，我仔细看了下图3中并不是3倍周期延迟，而是3.5倍
0 `, d+ Z  O( f" S( _2 N. bDCO信号在CLK信号的下降沿触发
( a' J9 y9 a: _9 C& z% i所以究竟是否是3倍周期延时有待证实
个人觉得有可能是0.5个周期延迟
' @( l3 R8 `% h; m7 u那个out of range recovery time和时序计算应该没有关系

yingjuan

芯片型号为AD6655，由于附件比较大，不方便上传，请需要了解相关资料的朋友直接在analog网站查询，谢谢