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作者：xiaoerge ( \: S6 f' V, \" w% X
" M- O4 P0 M: b1 N
SDRAM中的信号都是以时钟为参考的，等长的关系三言两语讲不清楚，说一下最复杂的数据线的等长，
2 X1 c! I" W' m; I地址线和控制线因为是单向的，比数据线的等长简单，以9260外频100M为例。 # [2 N$ u9 [9 P3 F$ {6 B& `
U' U0 E7 q6 g对于9260，从手册中可以看到， ; Z3 r) t8 V, ~2 Z3 I4 X5 i
SDRAMC19 D0-D15 in Setup before SDCK Rising Edge 0.2 ns
% d6 F; y3 ~6 S0 rSDRAMC20 D0-D15 in Hold after SDCK Rising Edge 1.1 ns , l* x. t8 K5 {& g8 p2 a5 s
SDRAMC21 D16-D31 in Setup before SDCK Rising Edge 0 ns
7 G# h! A: C* j- ]6 hSDRAMC22 D16-D31 in Hold after SDCK Rising Edge 1.2 ns
5 J9 t2 J# P6 L/ T v, e }0 ^4 r0 {0 j! p2 f# ?" q6 T+ |8 V
这里去掉了1.8V的数据。
$ {8 G1 A0 @9 q对每个方向分别作分析，首先看9260输入/SDRAM输出，这里以MT48LC16M16A2的数据手册作为参考， ' E( n6 Z- X) Z; E6 @, M0 W8 d
HY57V561620可能更常用，但是其数据手册没有时序图。 5 k' ~$ Y* B% z8 t" T
MT48LC16M16A2-75在100M下CL设为2。
$ z8 Q6 t- z1 r2 x5 a5 R; D- @! \& e% k. X: }+ L
Access time from CLK (pos.edge) CL = 2 tAC(2) 6 ns
5 r1 A3 E* o# K3 R$ {7 ?7 b' dData-out hold time (load) tOH 3 ns
6 s, \' Y* @9 J _9 m( Q( L8 F1 j) R: i: C# I5 R
实际上上面的数据也就是说相对于SDRAM的时钟上升沿，数据输出保持时间是3ns，数据建立时间是(10-6)=4ns， # D2 |: _* d$ ^8 o0 k
100M的周期是10ns。 0 B" L. O. ]. [8 d$ c
从9260给出时钟信号上升沿到数据出现在9260的引脚上，由于走线会有一定延时，使得SDRAM的输出时序在9260
. w& o3 z. v. W7 A看来，建立时间和保持时间的(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))，Tpd(CLK)是时钟线走线延迟，
% s0 t/ F, H8 T: k也就是从从9260给出时钟上升沿到SDRAM收到时钟上升沿的时间是，Tpd(DATA)是数据线走线延迟，
$ e& }; @" m# A) |- P& ]数据从SDRAM发出到9260收到的延迟。 ) ]: [1 Q, g8 m6 |% M* J' S
设1英寸走线的延迟时间是150ps，数据线的走线是2英寸，时钟线和数据线一样长，也是2英寸，可以计算出建立时间
- q! n8 t9 n V1 S和上升时间的裕量，也就是从9260的引脚上看到的实际的数据的建立时间和保持时间分别减去9260要求的数据 . M' {& L2 a0 U0 ^# i
建立时间和保持时间。前面的建立时间和保持时间分别是3.7ns和3.3ns，裕量分别有（对应D0-D15）3.5ns和2.2ns。 - h$ |: w( N6 `& L) K
为了将时钟上升沿放在数据的中心，数据线需要比时钟线长，改变时钟线和数据线的长度会影响前面的上升时间和保持时间
, I1 }, K' I2 L(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))。实际的长度要求可以用时序裕量除以单位长度的走线延迟
; \2 `4 m8 f" l: ^/ R# {得到，每英寸的走线的延迟时间在一百多ps。
0 R: o% p' ]: o; ?: U6 |
7 `+ f9 r4 t7 n# Q+ L对于9260输出数据，SDRAM输入数据，参数如下： + _$ ?# I+ {: t& h( d
SDRAMC25 D0-D15 Out Valid before SDCK Rising Edge 4.2 ns
4 X. j- J n7 RSDRAMC26 D0-D15 Out Valid after SDCK Rising Edge 5.9 ns
0 ], w% V v7 u& `9 b2 OSDRAMC27 D16-D31 Out Valid before SDCK Rising Edge 3.1 ns . f+ j5 G7 ~& r, w
SDRAMC28 D16-D31 Out Valid after SDCK Rising Edge 6.4 ns
& o" R, M" U1 z- b4 |0 i4 f: b* R
Data-in hold time tDH 0.8 ns 5 A* D' d% i% ~% n" V# z
Data-in setup time tDS 1.5 ns & _3 {* g' z8 G4 _8 H7 N& c
8 t7 X- _% V# R8 d8 j: g9 U对于SDRAM，其引脚上看到的数据的建立时间和保持时间分别是(4.2ns+Tpd(CLK)-Tpd(DATA))/(5.9ns-Tpd(CLK)+Tpd(DATA)) : V* j; D9 g7 o/ ^8 |" _" j n, R' H+ h
走线长度同上，则SDRAM的建立时间和保持时序裕量分别为2.7ns/5.1ns。 $ V. t( `2 l- L( [; J4 H
- c* A |- w; j5 Q" v9260输入数据的时序裕量比输出数据的时序裕量总体上来说要小，上面的计算只是理想情况下的计算， , [$ M2 _+ |7 T4 F$ x0 R
实际上影响数据时序裕量的因素有很大分布参数，如时钟的抖动，数据的抖动，手册中给出的参数中都是最小值，
" y# [9 |, V, m, Y. @. ]可以认为包括了数据的抖动（我是这样想的）。建立时间和保持时间的时序裕量都需要减去时钟的抖动值。 ; y* [1 W) L) ?, V ]$ ]
另外的一些分布参数包括负载电容、串扰、电源等，都会减小信号的时序裕量。
+ i* L- ] q- r- q. P! F0 }- ^
/ ?% @( J0 x1 G0 _4 f( D对于地址线和控制线，手册中有相应的参数，和9260输出数据、SDRAM输入数据的情况是一样的。
. ~6 `. @ Q S$ g, ~# T2 i2 \0 k9260的时序还算相对宽松的，POWER PC的处理器要求的时序裕量比9260要大，计算下来不到一个纳秒。
1 W. M4 A+ Q Y& j/ t: h从上面的计算上来看，就算减掉部分分布参数带来的时序裕量的减小，也还允许若干英寸的长度不匹配。
. p+ P' T5 q7 W$ T
& | N# D) Z4 G( d. y走线等长所需要做的就是保证上述时序裕量为正值，地址线和控制线的与时钟线的相对长度都通过时序裕量换算得到。 8 D, E/ _9 S" p4 T. q: N
$ n# }( w5 x' _; g5 }5 C
先写这么些，有错误请指出。 |
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发表于 2009-2-27 10:43
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