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我是Cadence新手,虽然在学习阶段,但也看过很多资料和介绍。对于一般问题,我倾向于自己解决或到网上寻求已有的答案。可是遇到以下这个问题却找不到原因,我在几个专业论坛发表求助信息,也没有用。不知这里的高手可否为我解答?+ d8 [ E# w( V, a2 [
2 n% u- R ~" T, o3 E+ s, K+ o1 O问题:在capture原理图中做allegro网表(netlist)输出操作,没有任何输出,连出错信息也没有。这样我就根本不能用原理图做PCB设计。
, D9 W6 L! c/ `$ R8 f q我尝试把原理图简化至只有几个电阻,结果也是一样。
# T5 K4 o1 G* x7 m' X4 S" ` N6 ^我可以确认以下情况:capture能产生其他格式的网表,allegro软件工作也十分正常(可以制作焊盘、封装、可以打开allegro pcb文件)。
) E* q1 C6 r- f5 Z+ G8 B$ t2 X我用的软件版本是15.5。" O" q) q9 Z. }3 N& |1 F$ |* L
: g/ m4 K! `2 T+ K
3 H) T- Q6 O) f. ?. Y
以下是产生网表过程的主要操作截屏:
4 G& L- c$ {+ i& L* _不知哪位高手可以解答一下这个问题?谢谢!
4 L8 P* ~# b0 ^& f; W$ ^
+ ^% i% v0 e9 q; I/ t% J: n4 r+ r, l/ f
, N& H% v8 x3 @# C新的进展:
1 B& L- F v3 @3 n$ U我把原理图拿到其他装有cadence 15.2版本的地方做网表输出,结果是对的。这说明原理图没有问题,可能是capture设置有问题。
3 o8 N" u9 h9 U4 ?: T6 o! M点击“setup”按钮,发现里面configuration file的栏目是空的(见图),我就填上正确配置文件,不过执行结果还是没有网表输出。郁闷....../ i/ r7 D$ M2 ^( p( v
不会是因为我的电脑是vista操作系统吧?
, L4 A# M. {1 e9 n( I5 s* @: `9 M& I: m1 P# ]) O' A% b0 j* @
[ 本帖最后由 szgflin 于 2008-2-21 16:28 编辑 ] |
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