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2017年8月24日公益PCB评审报告节选

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发表于 2017-8-25 08:31 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.  参考层不一致.
  D5 i1 k9 j1 Q6 ~. M
# C8 [' x4 [  |$ m, \/ Y
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 楼主| 发表于 2017-8-25 08:32 | 只看该作者
4.  网口中心抽头加粗,还有一根黄色的没接通开路.; J  `$ _! X- W6 H

- a+ `7 ~. E! o4 t  r

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 楼主| 发表于 2017-8-25 08:36 | 只看该作者
10.  天线隔层参考下有走线,参考面不完整.
. p3 E  [: U2 l) e" @! _1 r 8 Q# u* B5 L0 Z) x; P+ A. Y/ m* o

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发表于 2017-8-28 08:37 | 只看该作者
6688hyc 发表于 2017-8-26 09:03/ H8 {9 W& O% t
顺便问一下 clock匹配为什么要在末端?
, R+ v: t8 V/ R! J: Y7 S
为了不产生反射.
$ m  v, {8 \- U" X5 o2 F7 T- `) W

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 楼主| 发表于 2017-8-25 08:31 | 只看该作者
2.  电容处尽量加VIA.
  u4 x$ y! E/ m9 U: H2 k
8 t5 q+ T% V- b) I+ H  `

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 楼主| 发表于 2017-8-25 08:32 | 只看该作者
3.  电源VIA没用上.
5 ]2 G  f; O- I ' C- T1 s' M' J5 D

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 楼主| 发表于 2017-8-25 08:33 | 只看该作者
5.  有线跨分割.+ O& l, K, y  g2 }

3 q5 m, j& A9 L& f3 }7 I; Q) m* X) ]

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 楼主| 发表于 2017-8-25 08:33 | 只看该作者
6.  器件没钢网.
, V+ n# P5 Y& \& \+ M. y2 j * T( }& X/ a6 D& \# I! }( f1 |

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 楼主| 发表于 2017-8-25 08:34 | 只看该作者
7.  电源要加粗.: l2 u0 A' ~' w! u+ D" u

  T- B* c# z0 o6 P& N( X3 \. `

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 楼主| 发表于 2017-8-25 08:34 | 只看该作者
8.  模拟线加粗.
8 A, r, h# R& W( {3 F
% a; h  X3 r/ K

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 楼主| 发表于 2017-8-25 08:35 | 只看该作者
9.  CLK匹配应在末端,差分要多耦合.: w$ P, D8 B4 g' G0 r* D

. f" S+ ?5 h- }( @. x7 X

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发表于 2017-8-25 08:56 | 只看该作者
支持,感谢分享

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发表于 2017-8-25 09:16 | 只看该作者

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发表于 2017-8-25 16:28 | 只看该作者
很棒) i8 z. V' J/ T, |

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发表于 2017-8-26 09:02 | 只看该作者
给力 我的哥

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发表于 2017-8-26 09:03 | 只看该作者
顺便问一下 clock匹配为什么要在末端?

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pcb
为了不产生反射.  详情 回复 发表于 2017-8-28 08:37
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