2017年6月17日公益PCB评审报告节选

EDA365QA · 发表于 2017-6-18 12:38

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1. 电源管脚按普通50欧阻抗线处理了。建议加粗到20mil左右。

EDA365QA · 发表于 2017-6-19 12:13

七彩雨发表于 2017-6-19 10:283 h" u8 D5 V4 O5 J( ~4 W
请问变压器前后端需要隔离处理，是不是指的变压器前后挖空处理，那挖空区域的差分和单端线如何控制阻抗呢？

如果把变压器和座子间挖空的话。此区域走线：网口的差分走线，灯线，抽头。对于阻抗的要求都是不高的。

wshna0221 · 发表于 2017-6-29 14:41

EDA365QA 发表于 2017-6-18 12:39: a4 U F1 h m- z# J @
5.接入到DDR芯片的数据线，跨分割没有完整的平面,需要优化处理保证有完整的参考平面。

这里的参考面是临近一层么？如果临近一层是GND层，是不是就不存在参考平面不连续的问题了呢？

七彩雨 · 发表于 2017-6-20 16:37

EDA365QA 发表于 2017-6-19 12:13! M. z9 o+ E0 l
如果把变压器和座子间挖空的话。此区域走线：网口的差分走线，灯线，抽头。对于阻抗的要求都是不高的。

网口的差分走线不是需要严格控制100欧姆吗？

EDA365QA · 发表于 2017-6-18 12:38

2.网络芯片数据线等长处理，不然容易丢包。

EDA365QA · 发表于 2017-6-18 12:38

3.变压器前后端需要隔离处理，保证板内信号不受干扰。

EDA365QA · 发表于 2017-6-18 12:38

4.开关电源手册要求单点接地和输入输出最短的回流路径。

EDA365QA · 发表于 2017-6-18 12:39

5.接入到DDR芯片的数据线，跨分割没有完整的平面,需要优化处理保证有完整的参考平面。

EDA365QA · 发表于 2017-6-18 12:39

6.菊花链拓扑结构，时钟的末端匹配应该放到最后一颗DDR芯片部分。

EDA365QA · 发表于 2017-6-18 12:40

7.POE供电电压一般在44~57V之间，需要做安规处理。

EDA365QA · 发表于 2017-6-18 12:40

8.在分割线上绕等长等于多次跨分割，需要优化处理。

EDA365QA · 发表于 2017-6-18 12:40

9.马达部分的线尽量加粗，芯片出来能达2.8A。

EDA365QA · 发表于 2017-6-18 12:40

10.走线走在分割线上，阻抗线没有参考平面引起阻抗不连续。

hbj1987 · 发表于 2017-6-18 13:36

学习了！

yayi · 发表于 2017-6-18 22:03

学习了，请问下，第10条，如果走线无法避免分割线的话，影响情况是否很严重？

七彩雨 · 发表于 2017-6-19 10:28

请问变压器前后端需要隔离处理，是不是指的变压器前后挖空处理，那挖空区域的差分和单端线如何控制阻抗呢？

紫菁 · 发表于 2017-6-19 13:10

学习了。~\(≧▽≦)/~

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