CLK与DQS要等长吗?

NIWO99

! ^: R% k- o6 R" v/ ^
. y2 b2 U7 v& d4 I; O- m. z大家来说说CLK与DQS要等长吗? 有的说DQS不能比时钟长，有的说DQS不能比时钟短，我现在有点晕了，上来问问懂的人。
3 g# E( S2 s0 s/ X0 ]/ \; C& V
假设，我要求时钟比DQS短不超过3500，长能超过500，那么在规则中能做到吗？
以时钟线为TARGET .我要怎么写规则？  Delta= -3500  Tolerance=500
: O) {4 q9 {9 ^- V$ h: f: ]我这样写对吗？

* J$ ^- q4 F% R, K, o3 x  ~; K

eleven_ip

superlish 发表于 2017-5-19 14:17
+ a, D# H5 |2 Z) j一般不做要求的吧
, @9 q- |) N  z% _2 l: a' @! g你看你的芯片是否有要求？？

6 x: k& W7 x0 G8 @3 u0 a- D( K可以设的，DQS以CLK为基准，在-3500到500之间，可以这样设置，Delta=-1500，Tolerance=2000，即可满足要求。
* d5 |6 n+ f8 Q& G* M) |# X

NIWO99

欢迎讨论

ms642799785

不需要

superlish

. k- J: W) I. e& |* u7 e一般不做要求的吧
你看你的芯片是否有要求？？

Delta 变量增量   TOlerance 误差 是+-的
另外觉得楼主你的TARGET选择有问题？你到底是要长还是短啊？ ？
像这种范围这么大的，一个网络（差分时钟对内等长可以当做一个网络）不是在正区间，就是在负区间，找到目标线，让他最长或者最短范围内就好了，然后看情况绕如果长，那就设置长500的，如果短就设置3500内的  ，不可能两边都占的

' A- k  u/ X1 r, W1 x8 v

melody55555

一般情况下，CLK与DQS不用等长

NIWO99

superlish 发表于 2017-5-19 14:17
9 _8 s) Q+ F/ t0 [一般不做要求的吧
/ Q) z4 K4 x) P你看你的芯片是否有要求？？

设计规范上有这样一个要求。所以我做规则时也想做这种两边兼顾的。好像是不能实现。

* r, Z, z+ c* D

渐行渐远渐无书

看有没有自动调节功能