在https://www.eda365.com/thread-115866-1-1.html中提到allegro会输出一些dummy net，一直以来不清楚其原因。 ; U% w; G, u" u W' c) h* y N* H9 ^前些天又有类似文件，潜下心来认真琢磨，终于明白原来是封装的一些隐藏管脚会导致这个问题。（网表中也有这些管脚）( q7 A3 ~ G- L1 A, W: r
希望大家在作封装时尽量将没有用的管脚删除，避免后面人员找不到短路问题原因。 4 N" I7 |. ~$ J: W$ X3 j 5 G+ ? f7 W l7 i封装中有管脚名（网表中也有）6 C4 u; d) _: l: f
但下面在实际文件中没有管脚 + Y8 K3 o, h/ Q: c. X $ ?* Z D U' g- Z6 p) K
/1 
发表于 2016-11-12 17:03
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！
发表于 2016-11-17 21:06
楼主
' O0 p: x8 i1 O1 w6 B