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I2C的Data是在时钟上升沿采样还是下降沿采样?

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发表于 2016-8-24 17:03 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
I2C在SCL高电平期间,SDA电平不能发生变化,在SCL低电平期间,SDA电平可以发生变化。  @, V' U" q' g1 ]0 W: h" E' M0 }& C
那么问题来了,I2C的Data是在SCL的上升沿采样锁存传输还是在SCL的高电平期间传输?
) M7 |( G) Y; J. r' }7 S" Q4 }! A  d从I2C的建立时间和保持时间来看,应该是上升沿采样锁存。* H/ a$ f' u( F7 J
各位大侠请给点答案啊
) {4 {6 ]. q9 G& w3 L; d

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I2C时序图

I2C时序图
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发表于 2016-8-29 09:07 | 只看该作者
数据在建立时间后 保持时间前采样

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正解  发表于 2016-8-31 11:06

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发表于 2016-8-24 18:13 | 只看该作者
你这不是自问自答吗。

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我不确定啊,所以征求各位大侠答案  详情 回复 发表于 2016-8-24 18:28

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 楼主| 发表于 2016-8-24 18:28 | 只看该作者
kobeismygod 发表于 2016-8-24 18:13
. D4 p, S2 X" j5 g% Q1 k你这不是自问自答吗。
- R" l# V/ M$ \- U
我不确定啊,所以征求各位大侠答案
- M; i- o. d% A/ V" v) C- G8 B. T

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发表于 2016-8-24 22:39 | 只看该作者
I2C通常应该在时钟的高电平而不是上升沿或者下降沿读取数据,IC抽样判决的时候只要求在时钟上升沿阶段SDA要能够稳定的保持一段时间。

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I2C要求SDA在SCL为高电平不能跳变,是因为SCL为高电平时,会触发I2C的起始条件和停止条件。  详情 回复 发表于 2016-8-25 12:06
那请问数据的建立时间和保持时间是怎么回事?为什么I2C的SDA建立时间是在SCL的上升沿计算?  详情 回复 发表于 2016-8-25 12:05

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 楼主| 发表于 2016-8-25 12:05 | 只看该作者
故城往事 发表于 2016-8-24 22:39: X$ s2 u: j& j, C5 V. L  c
I2C通常应该在时钟的高电平而不是上升沿或者下降沿读取数据,IC抽样判决的时候只要求在时钟上升沿阶段SDA要 ...

& b, q4 e6 o) b$ x那请问数据的建立时间和保持时间是怎么回事?为什么I2C的SDA建立时间是在SCL的上升沿计算?
9 t- Y8 U% l, q! j

点评

建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。保持时间是指触发器的时钟信号上升沿到来以后,数据也必须保持一段时间,数据保持不变以便能够稳定读取。 采样是在SCL高电平时采样,所以在数据  详情 回复 发表于 2016-9-9 16:41

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 楼主| 发表于 2016-8-25 12:06 | 只看该作者
故城往事 发表于 2016-8-24 22:393 Q( v- }/ X, j% W4 t0 t- s0 t
I2C通常应该在时钟的高电平而不是上升沿或者下降沿读取数据,IC抽样判决的时候只要求在时钟上升沿阶段SDA要 ...

7 M8 A5 l0 M( [) ]) S0 m: @I2C要求SDA在SCL为高电平不能跳变,是因为SCL为高电平时,会触发I2C的起始条件和停止条件。! r9 U% t4 A- T; F( F& ^

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发表于 2016-9-9 16:41 | 只看该作者
chenlinfeng88 发表于 2016-8-25 12:052 Z) ?& e, z4 \  v3 V
那请问数据的建立时间和保持时间是怎么回事?为什么I2C的SDA建立时间是在SCL的上升沿计算?

3 ~% I, Q6 W, V$ ~- o; Y( W建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。保持时间是指触发器的时钟信号上升沿到来以后,数据也必须保持一段时间,数据保持不变以便能够稳定读取。
+ i0 G# k7 p# E1 [3 A4 u/ F采样是在SCL高电平时采样,所以在数据转换之后到上升沿(10%)这段时间就为建立时间。7 Q$ Z/ [7 ]: x5 }# ^6 c
但是I2C的保持时间好像和以往的定义不同,是在SCL下降沿之后到数据变换之前的时间,这点不是很好理解。
( U8 v1 ?( X( F% A1 K6 B3 P5 N4 f$ O, c  B, W: j

- p9 m% E* P) }7 b
' q( p0 O& o( x- t/ k
0 z3 |. |4 a# ^5 z! G6 R
% G- Z5 N4 y' }8 G. s. Q# |

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发表于 2016-9-9 23:18 | 只看该作者
SCL高电平之后采样,而不是边沿采样

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有文献可以考证吗?  详情 回复 发表于 2016-9-10 22:37

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 楼主| 发表于 2016-9-10 22:37 | 只看该作者
xhy_hard 发表于 2016-9-9 23:18' v  U0 G: Y4 T2 p
SCL高电平之后采样,而不是边沿采样

3 @, N: r; a( p. D( z, l有文献可以考证吗?
) ?5 t4 J) k/ I+ Q4 a

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发表于 2016-10-25 13:34 | 只看该作者
SCL的上升沿采样锁存

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发表于 2018-3-9 21:11 | 只看该作者
本帖最后由 xyh 于 2018-3-9 21:12 编辑
7 @+ X( E9 \/ ?& n) D. h
5 c! c6 @& l5 H7 U/ S4 |: S无意中翻到这个帖子,没有人回答清楚,其实I2C的采样也是边沿采样,只不过是上下沿都采一次,这样做的目的是为了检测起始和终止信号,I2C规定:SCL线为高电平期间,SDA线由高电平向低电平的变化表示起始信号;SCL线为高电平期间,SDA线由低电平向高电平的变化表示终止信号。  
/ h6 U! J) \( }5 z因此,必须保证在每个时钟周期内对数据线SDA采样两次。对照楼主贴上去那张图,大家应该都能够理解。

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