ESD问题

豆豆娃

我现在有一个四层和六层的板，顶层和底层都是按照模块分开铺地，然后通过内层的GND连起来，这样会不会促成回路面积太大，有干扰
0 E* F* n5 ~# _4 r7 k) c3 U顶层和底层连在一起不按模块分是不是会好点
6 V- E; S0 Q* Y" [1 E

kinglangji

感觉你不会做呢吧...

steven

kinglangji 发表于 2015-9-29 16:10
  Z: T7 o& U2 v% K4 [9 G5 l感觉你不会做呢吧...

有必要笑别人吗？
+ T" V' s, ], K, d

steven

一般数模板通常都是按照模块分开铺地的，你的做法没问题。
( X0 ~/ R9 W1 }) _4 c) o

豆豆娃

我们现在ESD出了问题，给出的整改方案说这方面可能引起回流路径加大有干扰，所以咨询一下各位高手

kinglangji

steven 发表于 2015-9-29 16:18
有必要笑别人吗？

3 p7 |. E0 K3 Z( @+ {5 d不是笑别人,这里没有嘲笑的意思..
& c) i/ D9 b! h; D+ E  H6 p而是看他的问题确实不知道怎么回答..
# _- r! `5 o& {. K3 ^不知道你仔细看没,他是表层分地内层联通,而联通的方式又没给出,不知道是不是单点,我感觉不是的可能性很大...
% U0 i) `( ~6 [) w% l* Q0 Q  l. g1 w5 d如果光表层分开那对你说的所谓数模就没啥意义了吧.
如果说对esd的屏蔽,那这事也不太说的清,又说干扰云云...
一句话,还是先从走路学起,不要着急着跑..
, Z! D1 A" C  q. Y2 I0 x, ^
( B* e, A& p8 T. n! {& C- v2 s# e

kinglangji

豆豆娃 发表于 2015-9-29 16:25
+ w9 g9 N3 `9 F2 P7 U2 C0 I$ q我们现在ESD出了问题，给出的整改方案说这方面可能引起回流路径加大有干扰，所以咨询一下各位高手

% T: |: @: A. x8 y2 I5 R) M( H地层是正个平面还是按模块分割开的?
ESD是对PCB试验还是对整个系统试验?
0 S$ S# W" _' V) D" x* c" L系统内有屏蔽和接地没有?PCB上的泄放是如何处理的?

PS,个人理解啊,如果只对PCB进行优化,抗ESD性能很难取得大的进步..这玩意是整个系统的事..

wolf343105

顶层和底层连在一起.但模拟的单独画出来.

dzkcool

如果是ESD问题要注意低阻抗路径，尽快把静电泄放到地平面，尤其是靠近接口位置的地，要可靠的紧密相连。

carol8688

dzkcool 发表于 2015-9-30 09:00
如果是ESD问题要注意低阻抗路径，尽快把静电泄放到地平面，尤其是靠近接口位置的地，要可靠的紧密相连。

* @/ w4 M1 ]5 j# ~: i* f+ J學習
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martin221

学习了，最近也是碰到类似问题。

newcomsky

我的项目也按照你的思路做过。其实你这种做法也是有依据的。首先，表层是否大面积铺地，对于高速版和低速版，本身就是一个值得争论的问题，没有一个固定答案，哪种好；其次，在晶振电路设计时候，会要求表层单独分出一块地，然后过孔接内层地，改善受干扰影响；等等这些都可以说明，表层模块地，再过孔去内层地，有里可循；但要注意，回流路径不能过大，也就是关键信号边打过孔