Via 对高速信号阻抗影响

egomehoho

关于Via对DDR3信号的影响；（1） 过孔等效长度影响     （时延）
（2） 寄生电容，电感影响（阻抗不匹配）
# \6 c5 B+ q# v
以上两点，在设计时，要优先考虑哪点。
- L, m9 A1 N# }

$ E' C/ g2 [9 Z( a1 \

True

这两点都不用担心。速率不是很高。

cousins

第二点稍微考虑一下就好，没有那么严重。

菩提老树

如果单从SI来考虑的话时延要求比较高，毕竟DDR3对时序要求很高，但是如true和cousins所说，DDR3没有那么严重，如果做到所有的同组线同时变化（打孔和换成），也可以多打个via。多考虑下EMC方面的措施。组可能方面的话，DDR3要求没有特别的严格。一般都能满足要求。

willyeing

各位版主回答很精辟呀

qingdalj

我只说一点，DDR3对时序要求很高，DDR4也是，这也是DDR4速率一直上不去的一个原因

egomehoho

True 发表于 2015-9-1 09:59
( I# Q& H& J/ |) U* H4 j这两点都不用担心。速率不是很高。

4 X- @# t8 D% D# i/ ]现在嵌入式的 2133也是常见了。。。。。

egomehoho

cousins 发表于 2015-9-1 11:18
! }' H. O2 ^! u$ m. c0 i第二点稍微考虑一下就好，没有那么严重。

感觉是否阻抗匹配及串拢（3W）处理好，等长按设计要求处理下。都OK。