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cadence16.3导入网表出现警告，跪求大侠帮忙

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buyexingchen

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发表于 2014-7-25 22:22 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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原理图DRC检查都没有错误，归档也成功了，但是在pcb editor里面导入网表时出现警告
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 楼主| 发表于 2014-7-25 22:31 | 只看该作者
compile 'logic'
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导入网表时出现以上错误

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