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allegro导入网表出错

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发布时间: 2014-6-30 11:50

正文摘要:

求大神看看

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咸蛋小坏人 发表于 2014-6-30 16:40
flyingc381 发表于 2014-6-30 14:43
' V" a, h( @9 D) j5 C( z封装少了4 5 脚
$ Y; b2 }7 F0 i* _) |0 S$ Y
2 v- r+ W4 O. R4 p" w另外网表别放在中文路径下

  I  j- l' G) s5 [, }7 ^谢谢,没有少 , 只是库里面有几个powerjack文件,而且管脚封装不一样, 路径设置里面库的优先级不同,导致的错误,把路径重新设置一下就OK啦!你提示的对,cadence要求蛮多的,中文路径容易出错,还有一些符号之类的。
咸蛋小坏人 发表于 2014-6-30 16:38
hwixjj 发表于 2014-6-30 13:18
5 j: a% e5 s& m, K; j器件少了4 5两个脚

1 X4 c; b! E4 {6 ]+ O5 N( }谢谢,没有少 , 只是库里面有几个powerjack文件,而且管脚封装不一样, 路径设置里面库的优先级不同,导致的错误,把路径重新设置一下就OK啦!
flyingc381 发表于 2014-6-30 14:43
封装少了4 5 脚: ?& R. w. _2 _- j% M6 d! c! {

4 p* m  f& S( P" `另外网表别放在中文路径下- M8 J/ U& x6 y4 t$ Q# ^

7 z9 E, k/ S1 h' w
topdreams7 发表于 2014-6-30 14:41
应该是网表不对吧,或者器件封装不对。
hwixjj 发表于 2014-6-30 13:18
器件少了4 5两个脚来自: Android客户端
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