一个具体问题：组合逻辑在CPLD中的现象

小谢青枫

请教大家一个实际问题：
8 c/ |6 [0 X! v* k( D  DDS[1：0]是CPLD的两个输入信号，经过如下代码锁存：

! t" o6 Y* f- Q" m' Nalways @(posedge Clk or negedge nReset)
begin
: H" h: l% L! t/ k        if (!nReset) begin
                DSXout <= 1'b1;
+ w; e# F/ w2 ~& s: N) J8 \                NDSX <= 1'b1;
                end
6 Z# e+ k# `$ Q4 f1 ]4 f         else begin
( h" `+ M" w1 j' J1 d- [' z                 NDSX <= & DS;
% E5 q; o, y( x                DSXout <= NDSX;
# Z  p$ c4 a( a' s  A                end
) T  e+ ~% I" z! Z* G. Y& d: fend
为何会在导入FPGA后的signaltap上看到如图1所示的情况？？按照我的理解，虽然&DS作为组合逻辑可能有不稳定的地方，但也应该是竞争冒险那种情况、高低电平切换的边缘出问题？？因为我在CPLD信号输入的源端用示波器点了，输入并没有毛刺（如图2，探头接地粗糙所以过冲大），那么该如何分析问题的来源，是逻辑写法问题还是CPLD管脚接触不良呢...求赐教！

zgq800712

# _1 L. ]/ `5 F: j0 Lsignaltap测的只要是符合LVTTL LVCOMS他们的阀值对器件来说就是个0或1；
) l( m+ N& g& v先确认下你的信号频率有多高，10ns级别？ 测试方法对吗？

& f5 V6 y2 J, s: \. `! q9 }4 a: o8 F看样子你的示波器应该不错，不是我那种坑爹的示波器。100M的带宽最多看看20M差不多，50M完全正弦。如果是泰克的话还是有方波的样子。

zgq800712

你这个CLK是有源晶振 或 PLL的时钟吧？
你先把异步信号DS打2次DFF，在把它送到NDSX。
6 a( N9 j9 H7 Q/ {* F1 _reg[3:0] DS_Q
1 }& ~8 a+ q: f& B* Z0 A7 Ealways（posedge CLK or...）
8 K, n4 ]/ n" I...
else
; l  w4 S/ H/ A$ ibegin
DS_Q[3:2]<={DS_Q[2],DS[1]};
5 B& f( w8 K- s& U$ a4 z DS_Q[1:0]<={DS_Q[0],DS0]};
9 a) q0 N0 W- dend
-----------------------------------------
; p( b( E8 y# p1 l- X# X' p把DS_Q[3] && DS_Q[1]  送给你上面的NDSX 寄存器。然后再来测测输出波形。再来看看你的探头接地点位置，探头环路面积是不是合适。就按最近接地和最小环路测下波形，还是这样吗？ 还是得话应该和CODE没有关系。

那在看看PCB设计,VCCIO的滤波电容？
7 G- G; b6 I( }7 f$ |5 L+ _
7 D3 U  X' d5 w( S+ R' _# G& |对了你把时基看看。下拉多少时间？ns级别？
  r7 q  O+ j+ c- o) a3 v5 d