DDR3地址线管脚问题咨询！

ych634227759 · 发表于 2014-6-3 10:42

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

诸位大神好！
由于项目方案原因，现在设计中用到的DDR3颗粒，容量为2Gb，存储形式为128Mb*16，由于管脚不够放置，能不能将DDR3的最高位地址管脚做拉低处理？？？DDR3手册见附件！谢啦！

ych634227759 · 发表于 2014-6-21 11:23

mylive 发表于 2014-6-21 09:45
& c" i5 l F7 ` H" d一般用不上DM，直接接地就可以了。: f2 _; P+ ^5 F: J0 c- t
A13不接，那你的DDR就是1G的。

好的，谢谢！现在已经设计为CS#片选信号拉低，A13正常使用了。

mylive · 发表于 2014-6-21 09:45

一般用不上DM，直接接地就可以了。
A13不接，那你的DDR就是1G的。

ych634227759 · 发表于 2014-6-11 08:30

qingtian52014 发表于 2014-6-10 21:59) S% Q k5 P* [- ~- m
片选，拉低，不就是不用这个BANK了？

片选信号是低电平有效的。。。。

qingtian52014 · 发表于 2014-6-10 21:59

片选，拉低，不就是不用这个BANK了？

ych634227759 · 发表于 2014-6-10 21:10

part99 发表于 2014-6-6 11:12
, N2 v7 F4 C' U0 F) P$ w我试过高位地址线悬空是可以的，不过没试过拉高或拉低，你可以放两个电阻焊盘在那里。

我们最后决定将片选信号拉低了，不置可否？

ych634227759 · 发表于 2014-6-10 21:09

coffindidi 发表于 2014-6-8 12:53
; L- Y+ ~' S9 @* G* R不做命令的地址线是可以拉低的，悬空会有不稳定的问题，但是何必要这么做，直接换个小容量，少地址线的DDR ...

谢谢您的回复，选个小容量的我们也考虑过，但是小容量的没工业挡的！这个我们也很无奈！

coffindidi · 发表于 2014-6-8 12:53

不做命令的地址线是可以拉低的，悬空会有不稳定的问题，但是何必要这么做，直接换个小容量，少地址线的DDR型号不就行了，地址线拉低就用不了整个地址空间了

part99 · 发表于 2014-6-6 11:12

我试过高位地址线悬空是可以的，不过没试过拉高或拉低，你可以放两个电阻焊盘在那里。

ych634227759 · 发表于 2014-6-5 13:57

bingshuihuo 发表于 2014-6-5 09:53
: E' ~. {5 I5 v# c# A5 X% W是可以不用，但是不用之后多出的管脚只能放数据线或者DQS，而不能放地址线！

额？Repeat是什么意思？

bingshuihuo · 发表于 2014-6-5 09:53

是可以不用，但是不用之后多出的管脚只能放数据线或者DQS，而不能放地址线！

ych634227759 · 发表于 2014-6-5 08:36

超級狗发表于 2014-6-5 07:54& ?- ^0 n: [" f& \& J% k2 V0 v( B
DQ and DM (if used) must be connected to the byte group pins.
9 f* u- N- y$ t1 t9 ^3 A% i# K, R* m9 [
言下之意是說，你也可以不使用 DM！ ...

是可以不用，但是不用之后多出的管脚只能放数据线或者DQS，而不能放地址线！

超級狗 · 发表于 2014-6-5 07:54

ych634227759 发表于 2014-6-4 18:43) w7 x4 Q: `% V Z: @1 w
嗯哪，多谢！你这个想法我们也考虑过，但是Xilinx新推出的7系列FPGA对DDR3管脚放置有具体要求，DM管脚必 ...

DQ and DM (if used) must be connected to the byte group pins.

言下之意是說，你也可以不使用 DM！

ych634227759 · 发表于 2014-6-4 18:43

ych634227759 发表于 2014-6-4 14:09 a7 m1 o# \- h/ F& q/ m
就是DDR3和FPGA管脚对接，但是由于DDR3管脚过多，导致无法在一个BANK内放下所有DDR3管脚，现在考虑能不 ...

嗯哪，多谢！你这个想法我们也考虑过，但是Xilinx新推出的7系列FPGA对DDR3管脚放置有具体要求，DM管脚必须和数据位放在一起，而我多出的是一根地址线，地址线和数据线不能放一起的！具体可以看附件手册！！谢谢！

ych634227759 · 发表于 2014-6-4 14:09

本帖最后由 ych634227759 于 2014-6-4 14:12 编辑

part99 发表于 2014-6-4 13:00
7 d8 p/ G3 }/ {你问的问题我看了三遍都没看懂，估计是你不想CPU接地址线高位到DDR3内存是吧。8 G5 x+ R6 s6 E" d* w$ l+ t
地址线的执行包括行选CAS和 ...

就是DDR3和FPGA管脚对接，但是由于DDR3管脚过多，导致无法在一个BANK内放下所有DDR3管脚，现在考虑能不能舍弃掉一根DDR3地址线，也就是把DDR3地址线最高位A13拉低不接。

		自动登录	找回密码
密码			注册

DDR3地址线管脚问题咨询！

EDA365欢迎您！

点评

推荐内容 /1