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深圳某公司高级layout工程师面试题目,看看你会几题。

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发表于 2014-5-29 15:58 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-7-3 09:35 编辑 ; ~6 P( G5 p8 v, n* |9 y5 a" E
/ M& |+ m% m0 z! j- s3 v" h" Y
深圳某公司高级layout工程师面试题目,看看你会几题。/ Q/ r  f" B7 E
' h3 R$ e* k3 c) ^
是拉线工人,还是布线工程师,还是PCB高级工程师,看看你们平时的积累如何。
1 _9 {+ t$ z; e3 m- Y9 [& \9 F1 }% n3 f; M2 k
(回复超过100页公布标准答案)
5 X; k% s, t4 q5 I8 ^) C$ l3 M, m; p
, P. w  ^9 {& f1,PCB上的阻抗怎么控制?
  [1 D/ C2 _2 y: [1 r; X$ l" R& ~8 l
2,信号线的传输速率是多少?+ _+ {: Q* f1 U# I1 Z# {

% ]; M3 z$ a( K0 H9 [" C7 y3,CMOS器件输入管脚在电路中要如何处理?为什么?5 I' F9 u( z8 S

' L8 ^" @$ _1 j/ n# b: Q4,TTL电路不能直接驱动CMOS电路的原因是什么?
& }7 R! @4 T, T+ @. P9 Z
/ e" j8 w! C1 q1 V5,较长的时钟信号要走带状线的原因是什么?
* q" |' H7 R) H" Z& h5 G: U3 \
5 `- l3 u; @# @: w9 M6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。
3 b1 m' v' e+ i# H# k' x* y; P+ a. _- G: h  y# u
7,ODT信号有什么作用?layout应如何处理?
( W& d/ v; f$ r5 K% Y6 T% R& c1 A; W: E7 e% F5 V6 H9 `
8,VTT和VREF是否能共用?为什么?
/ y1 o+ F- z: i- X" l1 _! g
% u' s9 G; C+ v9,DDR3的最高工作频率是多少?
* V1 w, G- z' c! W- Z7 k( _& L# u
# j! D! j7 }* T* N" q10,多片DDR3为什么优先走fly-by拓扑?/ a5 D  B3 q5 s; q7 s& T) S

: c$ c( ?9 d4 E; a+ c9 q***********************************************/ K4 P# B9 n/ e

  l* B; H6 d$ b- S" V“PCB设计师职业规划与思考”  2 A1 @' u$ H  M. s) n
' {: {  n# @& n+ T- U4 H

% g6 o9 `, o# c3 e/ z7 H& x5 h. b6 r7 ^! G
***********************************************
1 M! v- q" f2 ~/ U3 [0 E, M
0 A1 w( G6 ~5 U1 }: x6 ~; l关于答案,敬请关注5月31日的EDA365培训活动系列~! u& \  L+ N8 D. l1 b2 h- p
" F7 v# \1 u) M) V
或回复超过100页将公布标准答案!
4 {2 w2 Q( }' d+ F& d+ B3 _3 \* V, T  B: c* t- m$ z
***********************************************

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shenzhiwu333 + 5 JIMMY老大,在网上给大家培训一下呗,线下.
sikixu + 5 很给力!

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发表于 2014-5-29 17:21 | 只看该作者
我就根据自己的认识来做一下8 @$ d6 E$ @: Z8 J& j$ B. g
1 PCB的阻抗怎么控制
+ S: V: X# o; \: q, c7 m  跟阻抗有关的参数有:铜箔的厚度,走线的宽度,板子的介电参数,参考层的高度,如果是共面波模型还跟参考面的间距有关系。控制阻抗就要确保这些精度。另外在制造或者其他的因素下造成的阻抗不连续,可以使用串接电阻来吸收反射。
, b% q, ^' g: l/ j" b: x0 X* Z. g1 \' w! X7 S# G2 k. y4 B. p  |+ O
2 信号线的传输速率是多少?7 S# m9 p5 \! j& ^! E
   这个不知道考的啥?我知道信号的传输速度是接近光速。不同的信号,传输的速率是不一样的。
0 O) H0 P3 k: o+ L1 P
! G# w0 j4 z" o5 u: J: v: Z3 CMOS器件输入管脚在电路中要如何处理?为什么?
$ R- N! F% |9 X8 W   需要在输入管脚串电阻或者并联电容,因为CMOS的输入端阻抗很高,对静电很敏感
! N& K. {& t( h# e: y/ R; u' ]4 C" U3 Y2 k0 F2 y! K; g4 E
4 TTL电路不能直接驱动CMOS电路的原因是什么?( ]0 W4 C# g! g: ^# z/ a. k
   电压不匹配,TTL的H>=2.4V,L=<0.4V    CMOS的H>=0.8*VCC,L<=0.1*VCC  f% h0 U! `7 Z, C

9 D6 f( g9 O8 |- N2 R3 d) U$ X5 较长的时钟信号要走带状线的原因是什么?
  Y* _; u9 B* Y8 X6 u: {+ w   带状线指两边都有参考平面的传输线,这个是定义。周期性的时钟线具有很强的辐射能力,当走线长了之后,更容易辐射。所以走成带状线那么可以减少辐射。& V: Y$ C5 o, F' \
/ s& {  n  Y% r
6  四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。
2 `1 b  K2 a9 U$ a    没有弄过,不敢发表意见。
1 c0 ?7 F0 p' l0 `( a4 z; |7 Y9 i5 D( R1 `: Y
7  ODT信号有什么作用?layout应如何处理?
# s1 m" ~% l1 w4 o    ODT信号用来开启ODT功能,主IC的是输出,DDR2的是输入。由于是控制线,跟其他的控制线等长。4 x4 ~. e2 j' D/ z3 O( g

# h+ V( K. _" O( `% g& f: r8  VTT和VREF是否能共用?为什么?3 k; d$ a, _2 h9 b) J+ s+ v
    不能,电流大小不一样。两个电压都是一样,但是VTT是给终结电阻供电的,电流比较大,干扰也比较大。而VREF是给参考电压用的,电流很小,电压的精度要求高。最好分开。# T6 u: u6 G, }2 B
, S1 E/ x- F/ y' A  A: p
剩下两个都不知道。
, S' }7 o( y; l9 B& w/ Y   
& W: Y- f- m$ [/ \) ~+ |
- l4 g' F% o4 W. }, o9 P- ]5 _
" W3 r5 a$ r" Y2 i* G/ e/ l# i5 r   
5 i8 a8 \* e7 X0 |
+ i9 o, k& L  |& `5 O1 E/ Q: N$ h' N, n0 Z& g1 t! h* f

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支持!: 5.0
厉害,很无私  详情 回复 发表于 2015-3-2 15:13
真心好厉害。。。。而且很热情回帖!!!  发表于 2014-12-5 09:58
支持!: 5
真厉害!!  发表于 2014-8-22 13:46

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发表于 2014-12-19 14:52 | 只看该作者
1,pcb上的阻抗怎么控制?
- n# C( X; h) u/ g* z4 u& SSI9000计算一次就全知道,楼上的基本都正确,还需要考虑微带线的表面绿油和是否包地。
- c2 {9 ]- X. e9 x# K2,信号线的传输速率是多少?' Z, ?8 g( D( m$ \
公式: Er^0.5*光速。. y- M$ J1 j3 b4 n
3,CMOS器件输入管脚在电路中要如何处理?为什么?$ W, e: H! B8 I' R( F# Y: Q
接上拉或者下拉电阻,输入高阻,同时需要旁路电容。注意栓锁问题和静电防护。
6 s# i" {" r2 Y# X8 V4,TTL电路不能直接驱动CMOS电路的原因是什么?
$ a5 {4 V! X( d  {! s8 J* H. STTL跟CMOS定义高低电平不同,其容错能力不同。另外,TTL是固定的高低阈值,CMOS根据VCC的不同,高低阈值不同。8 ~6 J3 y+ V/ k5 k9 r% A
5,较长的时钟信号要走带状线的原因是什么?7 u. @/ w. P3 ]. k3 F! k  M
主要是EMI,CLK信号是强干扰源。正解是源端预留滤波电路,然后直接过孔走带状线。
2 n8 N8 ^7 z$ j2 Z6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。 + \/ W# |1 J0 V- W: m( ^+ c
首先拓扑形式:改良性T形走线。中间要T点,两两菊花链,对称5 @; M" J8 x4 D1 l9 G. ^
末端匹配靠近两两中间的T点,时钟匹配靠近DDR
" Z5 c2 {1 L3 ~3 c; H- a4 ]# a两两的STUB等长,公用部分要大于分支,最好能2倍以上。
7 M& w* o, x! l/ I  g( P; N+ {其实最好走菊花链和FLY-BY,但是和SOC厂商沟通,很多SOC在对DDR的读写的时候不支持FLY-BY模式。: q& _3 h& a% a4 \
9 s, m+ P% A) e  a7 \
7,ODT信号有什么作用?layout应如何处理?5 K2 G( ?. N8 b" w
ODT:1,相当于一个末端匹配  2,给数据线数据传输的时候提供瞬间电流(这里的电流分正负) 3,减少DV、DT的大小,从而达到调整内存颗粒的CL等参数。等长,尽量短。3 O$ h5 w1 A1 ?7 m+ \
8,VTT和VREF是否能共用?为什么?
+ z1 b; s! Z$ e7 _! Z& i不可以。VTT是上拉电源,在DDR读写数据的时候,其瞬间电流的突变严重从而导致VTT上有很大的纹波。        而VREF是电子开关的参考电平,要求相当高,尽量做到1%的误差。所以要远离。并有隔离器件。
8 V7 i# \5 f) ?9,DDR3的最高工作频率是多少?
! N5 n4 q! }* {( a4 e! T    3G。这玩意是一直突破的。车载很少超过1033,PAD等很少超过1600,只有那种台式内存条会做到很高。
: |" U' I2 w, G! R10,多片DDR3为什么优先走fly-by拓扑?
* I7 P! `: i5 a4 u. h这个需要从FLY-BY的拓扑定义上来:FLY-BY首先STUB很短,很多甚至是在焊盘上直接打孔,保证其信号的阻抗、分支长度、外部干扰的一致性;然后能保证同一DDR上所有地址、时钟、控制信号线都能做到严格等长,所有信号的延迟都一致;最后只有FLY-BY的拓扑形式才能挂到8片DDR。! V! h9 ?! e) v9 M  k! k

) D+ \! Z  a/ x+ |
1 y3 D8 v4 \7 V! R1 ~这东西不是单纯的PCB工程师了,很多都需要根据SI和PI的知识。我的回答也只能代表自身的一些理解,很多也只是一知半解,涉及的东西太多了。
, R7 E7 ?% w  m同时请大神指正。

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发表于 2014-5-29 18:57 | 只看该作者
尝试着答一答。
! b2 {( c- z0 G7 I( G1,pcb上的阻抗怎么控制?& K4 Q; f# w2 W' M# `6 ]4 R
阻抗受很多因素影响,单端线受线宽、介电参数、叠层厚度影响(我们一般给制版厂算,然后我们遵守),差分还受线距影响。
" H* W+ R! ^9 \# V8 X7 }2,信号线的传输速率是多少?
. ?8 e+ u! T6 w. Y3 v; ^& d( @我们一般估计是6inch/ns 。但是不同介电常数的速度不一样、微带线比带状线快。! ^3 e& b8 [: W
3,CMOS器件输入管脚在电路中要如何处理?为什么?
0 Z( ]2 C- r0 y: k- M% X1 {我印象中好像没有专门因为是CMOS器件而作处理。输入处理主要考虑电平标准和信号边缘。
' \: ?7 O! B( I$ c; R# ]* j4,TTL电路不能直接驱动CMOS电路的原因是什么?: P" j$ [8 e$ E4 A0 _) i% f
基本没用过TTL电平的器件。8楼说电平标准不一样,但是CMOS也有不同的电平标准。接信号前还是得确认输入电压电流是否正确。0 {0 |9 f1 _, Y1 w  a& K* o2 p- U
5,较长的时钟信号要走带状线的原因是什么?8 S' t7 _+ W2 M* s, r. ~
除8楼的原因外,我觉得应该还有时钟是重要敏感信号,怕外部干扰。另外近期刚看到,带状线的远端串扰近似为0(《信号完整性揭秘-于博士SI设计手记》于争)。我想这也是个优势。
; \8 ]8 y/ k" `2 W6,四片DDR2顶底对贴布局需要注意哪些方面?试讲出其中六点。
. S0 z0 v3 g( T  I  J4 {9 m# Q没有布过。只布过单层的。) o3 X; i7 C% m* X- P
7,ODT信号有什么作用?layout应如何处理?); K) s4 {' H5 O5 J
片上端接选择。在双向数据线中用(个人理解因为是双向,所以有时候需要端接有时候不需要)。* b, b' e5 G6 u: b4 l( G
layout要求如8楼。
4 g. A) N0 E' s8,VTT和VREF是否能共用?为什么?
3 U6 w5 }& n  s- v& ?不能共用,VREF是参考电压,VTT是端接电压。VTT电压在内存操作的过程中会有很大噪声。
0 F6 y9 j, H0 _0 G9,DDR3的最高工作频率是多少?
% o/ Q5 t0 ]/ [! }: d4 n2000MHz(百度百科)- G3 b3 a, y/ s% e$ x* n
10,多片DDR3为什么优先走fly-by拓扑?, h2 o$ V/ X1 j: R" _
fly-by如菊花链,减少分叉长度。个人理解分支很短的话类似集总线了。前面的芯片对后面的芯片影响小(肯定还是有影响的),后面的芯片对前面的影响大。% n; c- a8 D( s# x5 {

4 \# J3 a5 m. ?7 p5 w" Z有不对的话请版主赐教。

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发表于 2016-3-28 15:17 | 只看该作者
; R1 P% T/ H/ X9 q, C  _
顶起来,等答案

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发表于 2016-3-28 15:17 | 只看该作者
- Q2 P; s0 k" T. u! I. Q' q( t
顶起来,等答案

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发表于 2015-10-9 20:48 | 只看该作者
刷答案,大师快点啦!

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发表于 2015-8-7 17:15 | 只看该作者
标记1 T9 d0 J- h0 d6 i( p
一道也不会,

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发表于 2015-7-28 16:09 | 只看该作者
看看吧,嘿嘿,遥远哦

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:victory:我来增加页码

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求答案

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标准答案在哪

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发表于 2015-6-18 15:21 | 只看该作者
都是大神啊

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说好的答案呢,大师

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发表于 2015-6-17 19:04 | 只看该作者
离100页还有很长的路

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发表于 2015-6-10 22:05 | 只看该作者
工作这么多年了感觉自己弱爆了。
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