Quartus 软件中的Shift Register（RAM_based）仿真总不正确

fengzhikuaikuai

module shift_reg(clk,clken,data_in,data_out);
input clk;
input  clken;
' x' x' ?' c" W) r: zinput  [7:0] data_in;
output [7:0]  data_out;
+ C; l  j$ z, W+ \3 b0 w
0 [; w% H6 w+ _* [2 }% I' t7 M4 e% Z/*always @(posedge clk)
begin
  data_cnt=data_cnt+8'd1;
  end*/
  

6 A7 X4 v& V# O: O. y* O2 tshift1  u1(
            .clock(clk),
                                .clken(clken),
+ \( ?4 U4 w4 x4 f4 C# o                                .shiftin(data_cnt),
; }0 y, [* K& m% C! y                                .shiftout(data_out));
1 P6 l5 [- I/ w) b- H: Aendmodule

测试程序：
0 h! ~/ {  v. A& ?4 C9 Ainitial                                                
begin                                                  
clk=0;
data_in=8'b0;
- N- c9 t5 p& P2 @! L. Sclken=1'b0;                    
, K/ ]9 m/ k( i3 w6 gend

' M5 M# T4 `$ {2 s7 G; a9 B; Kalways #10 clk=~clk;
initial
begin
    #100 clken=1'b1;
3 y8 j% b5 _, P4 U    #200 clken=1'b0;
  Y. G1 i5 J6 c6 m0 K5 ^    #100 clken=1'b1;
    #200 clken=1'b0;
4 P+ c0 W5 j, f    #100 clken=1'b1;
    #200 clken=1'b0;
    #100 clken=1'b1;
    #200 clken=1'b0;
" a* o! M& v7 A( a' I! L    #100 clken=1'b1;
    #200 clken=1'b0;
    #100 clken=1'b1;
end                                                   
always @(posedge clk)                                                
' D4 Q9 `7 _. _& Rbegin
  if(clken)
! E; C2 b) a7 V& H   data_in=data_in+1'b1;                                          
end                                                   
endmodule
' P0 K3 `* s0 F
modelsim-ase编译正确，仿真时出错
' t& T- g, Z; f0 l$ F9 T% E) z0 R& d# ** Error: (vsim-10000) F:/Quartus11.0_exercise/quartus_exercise/shift_reg_ram_based/shift1.v(69): Unresolved defparam reference to 'intended_device_family' in ALTSHIFT_TAPS_component.intended_device_family.
#         Region: /shift_reg_vlg_tst/i1/u1
# Error loading design


有哪位大神做过这个库函数的仿真，求解答！！！