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如何用sigrity仿真一段走线对地的电容

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发表于 2014-4-16 11:12 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

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我需要仿真一段走线的对地的电容,目前我是这样做的哈:在power si里给走线的两端加了两个PORT,得到S参数,再到Broad band spice里生成SPICE模型,我想的SPICE模型得有RLGC参数吧。可是…………我没有在BBS里看到丝毫的电容参数啊~~ 我应该如何做呢?
# i4 x% Y; e: T6 \& Z
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 楼主| 发表于 2014-4-30 15:24 | 只看该作者
eeicciee 发表于 2014-4-30 15:114 I, g0 P, F( G8 @5 H; i: w
spice提取好像有两种,一种是带有源器件(E F G H),就是sigrity这种。另一种是只带无源器件(R  ...
# [- L* A6 E4 s# S) O
原来是这样子,纠结了我好久~~~& _% i3 l( x2 F2 Z1 Q; G; ?
谢谢了~~~, m* ~: l" V: V! l  V# V' F' G5 {1 c

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发表于 2014-4-30 15:11 | 只看该作者
xhyzjiji 发表于 2014-4-30 14:05% C! k. }# w; D: Q) I* {
嗨,谢谢你~~~
3 S! R" G: j' A' n, O6 h/ ?8 R, Z这个文件我看过,里面的数据如下:
% M$ C. F; |1 B* @(这只是前面一段,看不出来哪有整段走线的电容啊)6 r9 ^0 F6 N' `; ~3 C, i7 k
...

0 d; ?% |* ?  Wspice提取好像有两种,一种是带有源器件(E F G H),就是sigrity这种。另一种是只带无源器件(R L C),好像要Ansoft 或者HFSS才能提取。

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 楼主| 发表于 2014-4-30 14:05 | 只看该作者
eeicciee 发表于 2014-4-30 12:43
+ C6 `, k5 u; D5 J7 D不好意思,表达有误。spice模型请看第三个文件。*.txt
/ N- l9 R, V/ n1 x# Z
嗨,谢谢你~~~
8 D5 N5 }2 l* a这个文件我看过,里面的数据如下:
" Y! Y8 j% m8 k+ H( Q0 U& W(这只是前面一段,看不出来哪有整段走线的电容啊)) i- O+ e& d0 C! p- r: U
* !Copied from E:\SI_Sigrity_Project\cp9971_si_project\cp9971_si_14.4.15.audio\pcb\CP9971_MAINFPC_P0_140415b_162_043014_103734_BBS.bnp$ V1 s% Q) i) z0 v( Y
*Generated from: E:\SI_Sigrity_Project\cp9971_si_project\cp9971_si_14.4.15.audio\pcb\CP9971_MAINFPC_P0_140415b_162.spd. w  H1 a1 ^0 u+ @. m9 |
*
7 Q$ {8 n; |5 Q2 o6 S. _*Port1::AUD_SPKR+
1 U+ l( ~2 p6 M! T. ]6 C*Port2::AUD_SPKR+8 X2 b+ @2 n' K$ v" h
*
( Y* r6 _( D. y. n7 E  u! g*PSI Engine
( Y% J: ]) b' s8 S6 u*User Comments:
& S! P) O& _9 I" W4 Z$ [& y1 w*    ! m! _( u, K1 }: [" `5 E
*
# s  [2 g9 K6 W: E) L! F* This is the subcircuit netlist generated by Sigrity Broadband SPICE v12.0.7.11261
9 S7 ~7 n, n  e& r: W# N7 t2 V5 |* Port Number: 2.  " l( j7 A: d# [$ G9 d2 S: n
* SPICE compatible Enhanced [Passivity Mode] / [/ ^" B3 @9 S5 l, z8 p9 I% a
.subckt test.10.46 n1  n2  ref3 e5 I/ p& L% }/ ~# W
Vd1        n1   n1_p   0
1 {- J$ G7 s( ]' h) s( ZRp1        n1_p   ref   50.0000006 v% B* T" o7 D2 T; x
Gd1_1        ref   n1_p   n1   ref   -1.5526338391507986e-003
0 w* L" c: }5 v1 IFd1_1        ref   n1_p   Vd1   -7.7631691957539939e-002
1 O: p# C" L& y1 C. MGd1_2        ref   n1_p   n2   ref   2.9791871029376525e-005
1 @2 Q/ O5 \4 [6 q8 {Fd1_2        ref   n1_p   Vd2   1.4895935514688263e-003
1 H) J2 u0 {* s6 D. RGc1_1        ref   n1_p   nn1   ref   -7.0167996185895288e+006; l! c9 x7 ^0 x! y& S# Y
Gc1_2        ref   n1_p   nn2   ref   -2.9528287367807772e+007
+ r0 H( U, j0 Z) [9 c" H7 DGc1_3        ref   n1_p   nn3   ref   -7.5068221710780291e+0067 y- W* V) v# j) C5 t+ Q* o" P7 Q
Gc1_4        ref   n1_p   nn4   ref   -1.1733096005592305e+007
. I4 j8 S+ I0 V7 T! A( e* N1 j8 T0 ]Gc1_5        ref   n1_p   nn5   ref   -3.8935502649367428e+006
$ f0 @# r1 f$ D' W2 t5 b* g! VGc1_6        ref   n1_p   nn6   ref   -2.0608931553287104e+007! x! Q6 ]% h  q+ K9 _6 m# d& s
Gc1_7        ref   n1_p   nn7   ref   -1.0537089834634482e+004% E1 V) I% `1 N
Gc1_8        ref   n1_p   nn8   ref   -6.6251345970317809e+004& f! F1 @8 A; T( T/ f$ [6 m4 H
Gc1_9        ref   n1_p   nn9   ref   1.4170913394544428e+007
' D* ^4 {; m9 [6 r* ZGc1_10        ref   n1_p   nn10   ref   -2.8219050001985107e+0075 O- T2 ], o  y$ `# s% f
Gc1_11        ref   n1_p   nn11   ref   -2.9445183990838646e+005
7 ~9 r  q$ Q0 l; k$ |7 [/ @Gc1_12        ref   n1_p   nn12   ref   -7.2519684501970245e+005
" Y- g7 L4 K- M/ CGc1_13        ref   n1_p   nn13   ref   6.5099075118494546e+006" S' X* h  Y) }" [& n) \( x$ l
Gc1_14        ref   n1_p   nn14   ref   -8.9887754664589949e+0064 z( q" r4 {  d
Gc1_15        ref   n1_p   nn15   ref   -2.2785143983630041e+005
( J  i8 T& w. U4 N' x7 rGc1_16        ref   n1_p   nn16   ref   -5.4654510699426639e+005
& |4 `+ L) z5 M* ^6 ?. J% ?Gc1_17        ref   n1_p   nn17   ref   4.4057848863622671e+008
9 _, Z% e' C4 f2 UGc1_18        ref   n1_p   nn18   ref   -1.0318634962866418e+009
4 T% F( U0 t* }; Z/ D3 qGc1_19        ref   n1_p   nn19   ref   -6.5855685624025925e+005- h0 @2 d5 R0 E: q3 T, Y9 K- g6 x
Gc1_20        ref   n1_p   nn20   ref   2.7669230161192571e+005
# o1 |* D' O! N4 S  ?+ eGc1_21        ref   n1_p   nn21   ref   -2.5408146111558267e+005
  \% u7 J) L- g3 a' l) H6 PGc1_22        ref   n1_p   nn22   ref   4.0151115133038394e+007
: u3 |: Q' M& b: R+ Y2 {/ D9 |8 iGc1_23        ref   n1_p   nn23   ref   -1.2067688351754264e+006
% U9 N, }* b# S) s2 OGc1_24        ref   n1_p   nn24   ref   -7.7877045390690339e+005
' r: ~6 _$ ?3 x+ ?8 ?9 }Gc1_25        ref   n1_p   nn25   ref   6.6649723659316252e+0058 Q3 Z/ O  M  z* c8 B6 Z9 U
Gc1_26        ref   n1_p   nn26   ref   3.1897971427524555e+006: z  X, l: F! W  s# K. I) M
Gc1_27        ref   n1_p   nn27   ref   6.6999457770432276e+005" v/ `$ u8 ]6 n# n  w1 K' `  ]3 o% \6 ~
Gc1_28        ref   n1_p   nn28   ref   -2.7925787955981130e+0060 i3 O' _1 Z3 e( D& l  n) L! e$ I% {
Gc1_29        ref   n1_p   nn29   ref   8.4298137422327258e+004' U6 f& o! ^, c( {0 P
Gc1_30        ref   n1_p   nn30   ref   -1.5789683641775278e+004" F" b2 q& Z) D( Q
Gc1_31        ref   n1_p   nn31   ref   1.4218314844661325e+0060 u3 Z2 ^( [0 D$ l+ `: F
Gc1_32        ref   n1_p   nn32   ref   -3.4804930879590041e+006
1 b/ d1 z( ?  t& f& W% K) ?: \Gc1_33        ref   n1_p   nn33   ref   -3.3145419462349982e+005
, e( j- `3 @0 P% r  I6 ?/ oGc1_34        ref   n1_p   nn34   ref   3.7739068009886023e+0058 ?7 h0 L$ X  \3 s3 K' d/ t" K2 G. K
Gc1_35        ref   n1_p   nn35   ref   -2.2680727962320883e+0074 |0 J: x2 @3 Y
Gc1_36        ref   n1_p   nn36   ref   -2.5583038355673075e+005
0 @6 n$ v$ [- O, J7 iGc1_37        ref   n1_p   nn37   ref   5.0652014244762287e+006$ W: K) K/ [" m( m' U
Gc1_38        ref   n1_p   nn38   ref   1.9110304204251748e+004
  Q4 W8 n& V4 q4 D0 XGc1_39        ref   n1_p   nn39   ref   4.4525118292703643e+0052 \. Y% Q; D' M& g
Gc1_40        ref   n1_p   nn40   ref   3.7246153442480817e+007
. |; b- o0 h) V( u9 p4 N' Z* ~1 v6 E

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发表于 2014-4-30 12:43 | 只看该作者
xhyzjiji 发表于 2014-4-30 10:39# r2 ?9 G4 w5 u0 S* e/ s! y
是不是这样做的:
5 e/ J/ Q/ R. a3 y' D先在power si里面对一段走线的两端分别建立一个PORT,PORT正端接走线,负段接地。
6 ^- ]; o/ v' m然 ...

* `6 w- w+ q0 i% k! J! S8 \& P不好意思,表达有误。spice模型请看第三个文件。*.txt

2014-04-30_124303.png (11.01 KB, 下载次数: 0)

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发表于 2014-4-30 12:34 | 只看该作者
那具体生成的文件是什么后缀呢?答:应该是以*.sp为后缀的文件。

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 楼主| 发表于 2014-4-30 10:39 | 只看该作者
eeicciee 发表于 2014-4-21 12:42
* r2 l7 M( P% ~4 H, S. e( j提取之后,去你所在文件下寻找。

0 f  O7 ]' @% o9 _7 g是不是这样做的:4 @& ]  X6 e" O
先在power si里面对一段走线的两端分别建立一个PORT,PORT正端接走线,负段接地。
: `- h+ u9 i8 L然后提取S参数,再Generate SPICE BY BBS?, h3 d& j) b* w4 K4 W- `
那具体生成的文件是什么后缀呢?; d; n4 w. E& n! H
我在文件夹下的文件打开也没有看到与电容电感寄生参数相关的内容啊

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发表于 2014-4-21 12:42 | 只看该作者
提取之后,去你所在文件下寻找。

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 楼主| 发表于 2014-4-21 09:55 | 只看该作者
eeicciee 发表于 2014-4-18 08:14$ ]9 e% A% [  M2 R$ e) Z/ v
broadband spice所生成网表不但有RLC,还有EFGH这些受控源的哦

; ~1 G2 R& H7 D8 _& R! K, u  w0 _hi,eeicciee~ 在BBS中,具体在哪里看到了RLC参数的?网标文件在哪里呢?

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发表于 2014-4-18 08:14 | 只看该作者
broadband spice所生成网表不但有RLC,还有EFGH这些受控源的哦

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 楼主| 发表于 2014-4-16 15:44 | 只看该作者
若是我直接根据C=ε0εr*W*L/D 来计算,这个值准确么?
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