请教，关于DDR2的时钟管脚

小谢青枫

第一次用DDR2(Micron的MT47H32M16HR)，对应的FPGA是CycloneIII系列的EP3C25，DQS之类的管脚是不支持差分模式的。
" E$ n! J; R  u" d- y. @$ _8 D* I请教各位大虾，DDR2的时钟管脚（CK, CK#）在altera的文档“Planning Pin and FPGA Resources”里面的“Pin Connection Guidelines Tables”中建议的方式如下：

If you are using single-ended DQS signaling, place any unused DQ or DQS pins with DIFFOUT capability in the same bank or on the sameside as the data pins.
! m  ?7 U5 X, U: _/ Y2 B
% N" j" l" z$ W$ Q# t怎么理解这句话？是说找同一个bank或side里面、DQ定义没有用到的管脚里凑出一个差分对给CK和CK#吗？
" U( r. A% d# S  `
$ r% |5 Z5 F& L& e/ V) _为什么CK和CK#不用这个bank的PLL呢？

1 v6 Z0 n5 q0 Y; o3 A" J. E5 Z( C多谢！

小谢青枫

好的，多谢各位指教！

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小谢青枫 发表于 2014-4-14 19:25
哦多谢提醒！DQSn我打算悬空处理的。
) Z  |: l4 s+ P% d# z现在主要是困惑CK和CKn怎么接？我翻到一份前人的设计，就是接的普 ...

# S3 b# d& Q4 R4 o$ i! `
CK/CKn肯定不能直接从PLL直接输出，要跟据地址/命令信号对齐的。

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就是叫你吧脚放在    DDR数据口的同一个bank内最差也要放同一个边内（同是左边/上边/下边，这样距离近，最后布线后的timing delay肯定是最好的），
3 x5 [0 B' @$ v; I, \% ~( b& d$ O并且是放在没有用完的DQ或DQS 并且这个脚是带差分对的脚。 比如PINL10_DIFFp,PINL11_DIFFn.
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# f! g# Q5 x9 w3 O

超級狗

啊替拉（Altera）的建議是說，這樣的安排對 DDR ~ DDR3 的應用是最佳化。
9 a! I3 U8 S$ k. [
1 W( m$ i. C: N  g% d你今天用的是 DDR2，將來若有改為速度更快的 DDR3 的需求，還是可以用同一顆 FPGA 來達成，毋須再選擇速度更高的 FPGA。
  Z1 A+ B; I. x( k6 N$ E( l
without leveling interfaces = 不需要提升界面效能
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小谢青枫

超級狗 发表于 2014-4-14 11:23
" j9 [' I; [, L! r/ V5 t& M1 H$ a答案就在影片中，請看 VCR！

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' m+ A! Z2 m% T4 I0 S" a4 h- f呃... 弱弱的问，without leveling interfaces是什么意思啊？这句话是重点句么？木有参悟...

小谢青枫

part99 发表于 2014-4-14 09:55
翻查了以前的设计，FPGA的DQS接DRAM的DQS+，DRAM的DQS-可以悬空，这是验证过的；如果不放心，可以把DQS-放 ...

7 B  k! E# |$ p! n* p哦多谢提醒！DQSn我打算悬空处理的。
% f0 k6 a' I2 `8 ^4 x- D现在主要是困惑CK和CKn怎么接？我翻到一份前人的设计，就是接的普通一对差分对；怎么不用PLL管脚呢，做时钟不是性能更好？
1 ?$ K# I/ Q) z1 F0 H: C. J& a" E

超級狗

答案就在影片中，請看 VCR！

5 h. j. q+ |+ i8 K' X7 A  x3 n
7 a! P2 K; E. D9 \" M* N0 ^
7 L2 ?; P2 V! n: f, dPin Connection Guidelines Tables
! S" P* h  x. {5 D; g1 PThe following table lists the FPGA pin utilization for DDR, DDR2, and DDR3 SDRAM without leveling interfaces.

part99

翻查了以前的设计，FPGA的DQS接DRAM的DQS+，DRAM的DQS-可以悬空，这是验证过的；如果不放心，可以把DQS-放个电阻接地。

part99

你对差分线的理解有误。
8 y0 `% k) T% D4 A, x: a7 ZFPGA如果DQS是单端而不是差分，那么DRAM的DQS只接一个，而另外一个做termination。估计是100欧姆接地。