EDA365电子工程师网
标题:
PCB设计技巧常见问题分析（1）
[打印本页]
作者:
pcbgaiban
时间:
2008-8-25 17:36
标题:
PCB设计技巧常见问题分析（1）
PCB
设计技巧常见问题分析（
1
）
1、
. A; o2 J' Z! ?3 O2 {
如何选择
PCB
板材？
& l6 Q8 K/ t% i) H. |- q
选择
PCB
板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的
PCB
板子
(
大于
GHz
的频率
)
时这材质问题会比较重要。
例如，现在常用的
FR-4
材质，在几个
GHz
的频率时的介质损
(dielectric loss)
会对信号衰减
有很大的影响，可能就不合用。就电气而言，要注意介电常数
(dielectric constant)
和介
质损在所设计的频率是否合用。
+ @4 j" j' P: U5 ~5 f
?
4 N3 K8 @$ x( H, M( y8 Z( D
2
、如何避免高频干扰？
8 b; ]. P2 J' c
$ p- ?" x0 L7 ^/ W R
避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰
(Crosstalk)
。可用拉大高速信号和模拟信号之间的距离，或加
ground guard/shunt traces
在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。
; b( w2 b1 J/ W. Z( c
( T( D: X# l" ]% I
3
、在高速设计中，如何解决信号的完整性问题？
l: F) e; Y% n" }: h9 w
$ K; I- ], b. Z) |; D, w, _+ q
信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗
(output impedance)
，走线的特性阻抗，负载端的特性，走线的拓朴
(topology)
架构等。解决的方式是靠端接
(termination)
与调整走线的拓朴。
$ U2 h; B7 h% t _" S6 l E/ I+ w
2 V# R! t. S+ f0 F# _+ \
4
、差分布线方式是如何实现的？
2 r6 V" |$ f1 @( \
* i' [" \+ J; D3 ?
差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距
(
此间距
由差分阻抗决定
)
要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走
在同一走线层
(side-by-side)
，一为两条线走在上下相邻两层
(over-under)
。一般以前者
side-by-side
实现的方式较多。
?
) R* ?0 E% Z3 y+ g9 ~
- o8 @( n# v, H0 t; M
5
、对于只有一个输出端的时钟信号线，如何实现差分布线？
6 [! ~1 S9 g5 L" n9 h' }* W4 @
) j ], ]( n0 L' k
要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时
钟信号是无法使用差分布线的。
?
' r# a& m, T3 h
4 @: @5 }8 W" R8 \" }6 Y
6
、接收端差分线对之间可否加一匹配电阻？
- f$ E+ Y Y0 i% Q/ ]+ o! ~, W) _
接收端差分线对间的匹配电阻通常会加
,
其值应等于差分阻抗的值。这样信号品质会好些。
- r0 z8 H7 u& B3 F
" r. K0 e6 V4 d2 a! h
本文出自：
PCB
抄板资料站
作者:
pcbgaiban
时间:
2008-8-25 17:37
PCB抄板
作者:
ipcall
时间:
2008-8-26 15:14
学习了，楼主有心了
欢迎光临 EDA365电子工程师网 (https://bbs.elecnest.cn/)
Powered by Discuz! X3.2