verilog书上投币器代码，不懂请教

烂泥桑 · 发表于 2014-3-26 15:58

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各位，初来论坛。也不知道题目写的有没有问题，见谅。
本人最近在学习verilog，，看《verilog数字设计与综合》第二版的14.7节时，分析代码，觉得有想不通的地方，就来请教一下了。书上代码先贴上：

这是整个问题的网址：http://andrew810810.blog.163.com ... 763992007895125290/

以下是一部分代码：

//用有限状态机的办法，设计报纸售卖机的投币器

module vend(coin,clock,reset,newspaper);

//声明输入输出端口

input [1:0] coin;

input clock;

input reset;

output newspaper;

wire newspaper;

//声明有限状态机的内部状态

wire [1:0] NEXT_STATE;

reg [1:0] PRES_STATE;

//状态编码

parameter s0=2'b00;

parameter s5=2'b01;

parameter s10=2'b10;

parameter s15=2'b11;

//组合逻辑

function [2:0] fsm;

input [1:0] fsm_coin;

input [1:0] fsm_PRES_STATE;

reg fsm_newspaper;

reg [1:0] fsm_NEXT_STATE;

begin

  case (fsm_PRES_STATE)

  S0:  //状态为s0

  begin

if(fsm_coin==2'b10)

   begin

      fsm_newspaper=1'b0;

      fsm_NEXT_STATE=s10;

   end

else if (fsm_coin==2'b01)

   begin

   fsm_newspaper=1'b0;

      fsm_NEXT_STATE=s5;

   end

else

begin

      fsm_newspaper=1'b0;

      fsm_NEXT_STATE=s0;

   end

end

s5:  //状态为s5

  begin

   if(fsm_coin==2'b10)

      fsm_newspaper=1'b0;

      fsm_NEXT_STATE=s15;

   end

else if(fsm_coin==2'b01)

begin

      fsm_newspaper=1'b0;

      fsm_NEXT_STATE=s10;

   end
else

   begin

      fsm_newspaper=1'b0;

      fsm_NEXT_STATE=s5;

end

end

s10: //状态为s10

begin

if(fsm_coin==2'b10)

begin

      fsm_newspaper=1'b0;

      fsm_NEXT_STATE=s15;

   end

      else if (fsm_coin==2'b01)

      begin

            fsm_newspaper=1'b0;

            fsm_NEXT_STATE=s15;

         end

      else

      begin

            fsm_newspaper=1'b0;

            fsm_NEXT_STATE=s10;

         end

end

s15:  // 状态为s15

  begin

      fsm_newspaper=1'b1;

      fsm_NEXT_STATE=s0;

   end

endcase

fsm={fsm_newspaper,fsm_NEXT_STATE};

end

endfunction

//每当硬币放入或当前状态改变时，组合逻辑动作

assign {newspaper,NEXT_STATE}=fsm(coin,PRES_STATE);

//用同步复位、时钟正跳变沿触发的状态触发器

always @(posedge clock)

begin

if(reset==1'b1)

   PRES_STATE<=S0;

else

   PRES_STATE<=NEXT_STATE;

  end

endmodule

我的疑问在于这里：

//每当硬币放入或当前状态改变时，组合逻辑动作

assign {newspaper,NEXT_STATE}=fsm(coin,PRES_STATE);

就是上面这一句我感到不理解。结合问题，如果我在时钟第一个下降沿改变coin（例如投个5分的硬币），那么将触发这个assign语句，从而调用函数，使NEXT_STATE变为s5状态;下降沿后是第一个上升沿，又触发语句“PRES_STATE<=NEXT_STATE;”那么PRES_STATE也变为s5状态，那么不是再一次触发了assign语句吗，而且此时coin还是2‘b01（因为题目说coin值保持一个时钟周期）。这么的一个时钟周期内两次触发assgin语句，不是造成错误结果吗？

请问是不是我理解错了什么，初手还望各位指教。。。
ps：在别的论坛也发了，但是没人回，EDA365要给力啊。。。。

烂泥桑 · 发表于 2014-3-28 11:52

lvsy 发表于 2014-3-28 09:01- K7 a* i+ Z, m+ p) f# j! y; T, N( N( H
如果cion跟时钟下降沿对齐的话，这个设计是有问题的，NEXT_STATE会在一个时钟周期内改变两次。不去管它了 ...

如果是有bug的题目设置，那实在有些出于意料，毕竟这本书不是很经典的吗，而且都到了第二版了。总之，感谢朋友你的回答。

lvsy · 发表于 2014-3-28 09:01

烂泥桑发表于 2014-3-27 15:44& [$ T: _6 ^3 p$ z: k
这是整个题目的网址：http://andrew810810.blog.163.com/blog/static/51763992007895125290/$ A: t; k; u# L( ~* O: u% G
2 D" a% u0 D, t8 V
．2 电 ...

如果cion跟时钟下降沿对齐的话，这个设计是有问题的，NEXT_STATE会在一个时钟周期内改变两次。不去管它了，这样误导的人的书不看也罢！

多废话一句，通常在代码设计中，要尽量避免同时使用时钟的上下沿，这意味着你的电路是在倍频的时钟下工作的，如果时钟频率很高的话，可能会有timing的问题。如果非用不可的话，设计上要保证你的组合逻辑输出至少能保持一个时钟周期，否则可能有些结果时钟是采样不到的。

烂泥桑 · 发表于 2014-3-27 15:44

lvsy 发表于 2014-3-27 13:13
o, w; `# V9 t# s. i; Mcion输入一般来讲应该是同步信号，也就是说是在clock的上升沿跳变的，所以不存在你所担心的情况。

这是整个题目的网址：http://andrew810810.blog.163.com ... 763992007895125290/

．2 电路要求
必须为该数字电路设置一些要求，如下所示：
．当投入硬币时，一个两位的信号coin【1：0】被传送到数字电路。该信号在全局clock信号的下一个下降沿取值，并且准确地保持—个时钟周期.
．数字电路的输出是一位的。每次当投入的硬币总数为15分或者超过15分时．输出信号newspaper变为高电平，并且保持一个时钟周期.售卖机的门也被打开。

．可以用一个reset信号复位有限状态机。假设为同步复位.

lvsy · 发表于 2014-3-27 13:13

cion输入一般来讲应该是同步信号，也就是说是在clock的上升沿跳变的，所以不存在你所担心的情况。

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