Eric Bogatin 书里关于Power Integrity（电源完整性）的疑问

nelsonys

各位大神，以下是截取书里第十三章里的某一部分的内容。在下不明其箇中含义，还望指点一二。
+ w' C) f% A' L# l* K& w  N0 ]
+ t) W$ w$ _6 Y4 eChapter 13 The Power Distribution Network

The loop inductance of the package leads in the power/ground distribution path is in series with the pads of the chip to the pads on the circuit board. This series inductance creates and impedance barrier.（还能理解）
% e" Y1 E0 b1 @% N3 Z/ n4 h0 u# H0 ^
For example, at 100MHz, the impedance of a 0.1nH inductor is about 0.06 Ohm. Even if the impedance of the PDN on the boards was implemented as a dead short, the chip, looking through the package, would see a PDN impedance at 100MHz of 0.06 Ohm. Of course, this is why on-die and on-package capacitance is so important.（什么叫做impedance of the PDN on the boards is dead short？即便把板机的PDN给短路了，芯片还是能侦测到封装的0.06欧姆... 这到底是什么意思啊？短路了板机PDN当然即只剩下封装的阻抗不是吗？？？）
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When the interactions of the on-die capacitance are added to the package inductance, the behavior is even more complicated. Figure 13-17 shows the impedance profile the chip sees looking into a board that has a short for the PDN. The impedance profile is limited by the package inductance.（这个好理解，亦即是封装的阻抗主导了整体的impedance profile。但是不是在不考虑板机的境况之下？？）
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( Y1 i8 @% p/ PThis suggests that no matter what the board level PDN does, it can never reduce the impedance the chip sees below the package lead impedance. When the package equivalent lead inductance is 0.1nH, the board cannot influence the impedance the chip sees to below 10mOhms at frequencies above 10MHz. (为何不能影响芯片所看到封装的阻抗值？？如果我在板机加一个大容量的电容1000uF不就能把反共振频率推往低频率点，并且降低整体阻抗吗？？)
0 E* [( L2 B7 ~/ h" B
TIP When establising the design goals of the board level PDN, the high-frequency limit to where the board level impedance can be effective to the chip is set by the frequency at which the impedance from the combination of the package leads, board vias, and spreading inductance exceeds the target impedance.（我可以推论说上限频率是可变的吗？亦即是只要我加足够大的电容，上限频率就会跟着往左移动？？）

真心求教！

honejing

有什麼好方法能讓我們菜鳥更好理解PDN, 不仿共享一下好嗎?

) K/ }/ s' {5 g1 E! X* V) g/ e; q% K 看書，［Power Integrity Modeling and Design for Semiconductors and Systems］

honejing

回 #16，這樣會有點亂，另起一帖好些。
( ?0 Y7 ^! C* f, r2 R3 I. {( n
9 r% v8 Q& g2 O1 ], `% @第一：图1这种阻抗图是怎么测出来的？使用什么仪器呢？（VNA？）另外，at the chip那条曲线在实际中不可能得到吧，一般来说不只能得到on the board曲线吗？
是，用 VNA 量，板級較容易，若要量 Chip 也非不可能，要有很好的量測設計及 Probing station。這圖應是仿真的結果。
& s1 F4 K) J& V
, K  n$ M+ x' {- H第二張圖是用一個平板等效電容器 (C,L,R) 與一對平板電容的仿真比較，純電容就只有一個串聯諧振谷點正好就與而平板的 T10模態共振吻合，但是平板就還會有更高階的共振模態如 T01, T11, T12 ...如圖諧振頻點所示，也因此產生了一些反諧振點，這是平板本身的特性。
- E+ w* m# k7 e! U* }

cousins

其实整个一大篇文章都是在隐晦的告诉你，电容的去耦半径问题。
为什么板级对package处影响不大，因为已经超出了去耦半径，这时电容的模型已经变为本身的等效高频模型串上一段传输线的等效模型，而超出的这段传输线长度所带来的等效电感使得这部分电容与电感的谐振点出现了向低频偏移的趋势，这样，芯片端所看的高频处的阻抗就已经难以由板级的电容来改善，你可能要通过很多个针对高频的电容并联来达成PDN要求。
. E/ ?5 P' w# ?# u' v' W
2 ~9 f: _* m! Q. I: y* J& J6 ?

chizexin

你先看看中文，不明白再说啦。

nelsonys

honejing 发表于 2014-2-7 11:15
#21, 其实整个一大篇文章隐晦的告诉你，电容的去耦半径问题 ......

8 G! F% ]% J0 I. ?! M 电容的去耦半径是一個較早不錯理 ...

honejing, 有什麼好方法能讓我們菜鳥更好理解PDN, 不仿共享一下好嗎?

烂泥桑

honejing 发表于 2014-2-7 11:15
, _; O8 B# p4 Q& ~8 K/ q#21, 其实整个一大篇文章隐晦的告诉你，电容的去耦半径问题 ......
. X7 r  |! ?3 S' W4 b
& R. c5 c5 J! M6 O3 n8 y$ `6 N 电容的去耦半径是一個較早不錯理 ...

已开新帖，还望指教

cousins

nelsonys 发表于 2014-2-7 11:37
cousins對於 19#, 20#樓的疑問有沒有什么見解呢?
, d/ U' d# V0 |$ I3 h9 q3 E& @, E拜託了

这和你电源设计和地的设计有直接关系。你所放置的等效电容模型不是最主要的，最主要的是你的电源和地的路径以及电容去耦的路径设计。
电容放置的返回路径是不是符合前面所说的最短路径，如果不是，引入的寄生参数会使其电容的自谐振点偏向低频。
道理和耦合半径一样。所以选择电容值不是最重要的一步，最重要的是你对电源划分和地划分的设计。

nelsonys

cousins對於 19#, 20#樓的疑問有沒有什么見解呢?
拜託了

honejing

#21, 其实整个一大篇文章隐晦的告诉你，电容的去耦半径问题 ......
. S  V5 p# w( P: h% x0 K" s
电容的去耦半径是一個較早不錯理解PCB decoupling 的方法，但是個人以為這已經不足於更深入的解釋PDN 特性。

cousins

nelsonys 发表于 2014-2-7 10:02
感謝cousins的指點.

但是如果去耦電容是在BGA的正下方的話, 去耦半徑不就不成問題了嗎? (我猜只剩 ...

这是目前最好的做法，至于有没有问题，还跟你电容本身的容值以及你要去耦的频率有关系，频率越高，波长就越小，自然传输线的寄生参数对物理长度就越敏感。这样做一定是最优也是最好控制PDN的，相信所有的IC厂商在意PDN这一块的也会推荐你这样做。
* w9 a, X/ x  U2 h

nelsonys

cousins 发表于 2014-2-7 09:30
其实整个一大篇文章都是在隐晦的告诉你，电容的去耦半径问题。
! \7 S9 Q9 [5 z为什么板级对package处影响不大，因为已经 ...

( a, `( O+ j8 ~; B感謝cousins的指點.

但是如果去耦電容是在BGA的正下方的話, 去耦半徑不就不成問題了嗎? (我猜只剩下VIA与VIA之間的loop inductance)
5 i2 R5 R) j* j% M6 V
還請指教.

nelsonys

忘了附圖.

nelsonys

honejing 发表于 2014-2-6 23:32
4 d- ?5 L+ D8 ]: x& H$ Z....若按照Ohm's Law的話是不是加足夠的電容就能够把高頻段的impedance下拉?
% H5 R7 i. x3 y% a) Q8 q5 P 我有些不了解你的歐姆定 ...

9 l& \5 Z5 F* U感謝honejing的指點.
1 I8 E* |, R  ^0 m4 @- D3 e8 MR和L是廣義的包含了PCB走線/VIA, Plane, 各個元件等等. 這就是我不能理解也無法說明的難點.
+ Q1 s! o) N0 S. R' ], m/ ?先附上一圖.

紅線是經過一輪優化過後的PDN, 50MHz處有個很小的反共振, 本打算在那一頻率加上一個200nF, 0.05nH, 0.01Ohm的電容(綠線, 假設并聯多個電容所得到的有效值)來企圖下拉阻抗到更小的數字.
+ H( U& t0 w* F" p藍線是加了電容後的結果, 50MHz處的反共振被去除了, 但阻抗值沒往下掉, 反而在更低頻段出現反共振.
, R7 }$ \6 N& W9 a& H; W, w+ b5 m我想請問為何50MHz處的阻抗不會再往降了?? (要怎么廣義的理解R, L, C的作用?? )
$ S+ l0 L& x; x# |
9 R/ C" {( N6 }" z, h真心求教.

nelsonys

烂泥桑 发表于 2014-2-6 23:02
& i% l) |5 u! ?9 L/ Q9 @1 h# ^能再请教一下吗？不好意思，楼主，借个位
+ z, d# o8 b5 k( U第一：图1这种阻抗图是怎么测出来的？使用什么仪器呢？（VNA？ ...

( [0 A1 I  Z2 _+ Y$ ^高頻段所出現的許多共振/反共振, 我以為是Plane的等效電容与等效電感所產生的harmonics...