请教FPGA管脚测速问题？？？

HJS · 发表于 2013-12-2 22:41

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我代码是这样写的：clk为50M时钟，clk_out为一个管脚。
module test(clk, clk_out);
input clk;
output clk_out;
/*******************************/
reg clk_out;
reg set;
reg [31:0]cnt;
parameter duty = 32'D100;
/*******************************/
always @(posedge clk)
begin
      if (cnt == duty)
            begin
                     cnt <= 0;
                     set <= 1;
            end
      else
            begin
                     cnt <= cnt + 1;
                     set <= 0;
            end
end
/*******************************/
always @(posedge set)
begin
      clk_out <= ~clk_out;
end
/*******************************/
endmodule

输出方波的频率很低，大概是1M，再大的话波形就会变了。这是正常的吗？还是测试方法有问题？
板子配置：DE2(核心是：EP2C35F672C6)，其他就没什么了。

zgq800712 · 发表于 2013-12-3 08:04

HJS 发表于 2013-12-3 00:112 w1 `* s: z4 b
那你确定这种测试方法是可行的？

你这个就是常用的端口嵌位二极管，你在后级加个驱动力强的电路试试看吧，这个FPGAIO电流是8mA吧。

HJS · 发表于 2013-12-3 00:11

那你确定这种测试方法是可行的？

HJS · 发表于 2013-12-3 00:09

zgq800712 发表于 2013-12-2 23:26' R: h3 n+ Y) n" f' R( B
在eetop上发过吧。
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, m& {& I# }7 C完美方波不可能，我也用示波器测过，几M的还好，在多了就是快正弦波，当然可能和我示 ...

嗯，发过。确实频率高了就慢慢变成正弦波了，但不可能才1M。
我也怀疑是示波器的问题，我的示波器是:RIGOL(DS 5102M)，但是用函数信号发生器输进去10M测得稳稳地。
板子管脚上没接什么，只加了管子起保护作用，这有影响吗？

zgq800712 · 发表于 2013-12-2 23:26

在eetop上发过吧。

完美方波不可能，我也用示波器测过，几M的还好，在多了就是快正弦波，当然可能和我示波器普源的100M也有关系，可能换成好的示波器，那可能还不错，至少不会看到是正弦波，哈哈。

你那个可能也和你FPGA的驱动能力也有点关系，你接个74芯片输出，或者三极管之类的。
好不行就看看是不是要端接什么的，希望不要坑爹了

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