FPGA不能实现逻辑

thinkzero

       做了块儿电路板，板上有一块stratix II FPGA,有两种配置方式AS和JTAG. 写了非常简单的代码，将一个管脚（标示为A)置低，该管脚所在bank电压2.5V，代码烧录AS和JTAG都没有报错，测试置低的管脚电压约为2.2V.
- a( O( P1 L% J4 K$ v      针对问题又做了下面测试
) p8 F/ Q" K7 A% K, u% w/ L2 o4 b       1. 将A管脚置1 .
       2. 不用A管脚，在软件里的unused pin设置里设成输出接地 。
) @/ o+ F$ n! t" t- W       3. 将B管脚置1和置0，B管脚的电压始终为1.6V左右。
       测试上面的情况A管脚电压任然为2.2V左右。
       为什么不能实现配置逻辑呢？请问大家这个可能是什么原因？初次做板，希望大家多多指点，不剩感激。

thinkzero

zgq800712 发表于 2013-8-16 08:06
. }/ g) i- k4 ^) T4 W0 N6 E还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

' M2 g$ @/ @; z* |7 e问题解决：
       通过conf_done发现n_config始终为低，然后发现重载按钮将N_CONFIG始终拉低，四角按钮封装方向有误。按钮重新焊接后FPGA能实现逻辑，通过signal tap II检测逻辑功能能正常。谢谢帮助！

zgq800712

thinkzero 发表于 2013-8-15 23:01
# G2 i4 N; `% M& X首先谢谢zgq800712
2 k. }% n4 p7 Y3 w" J1 e/ L        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
" S% o& O9 u- S4 E: _ ...

4 x- o/ }5 L1 i! Z还是看MSEL脚电平吧，不会是上下拉多上了，固定在1/2 VCCIO 。。。。

thinkzero

zgq800712 发表于 2013-8-15 08:46
) \8 u2 m4 v' Z  `( [7 \你那个可能会被优化掉，你看下RTL视图，是不是对的。

首先谢谢zgq800712
7 l; Z: M2 N  z( {$ d% M        你给的代码还没有试，今天测试了conf_done 信号，始终为低，电压几乎为零。
- b- j- t7 ]3 b+ x. H        检查了电路连接，使用了10K上拉。从这个角度可以明白为什么会出现不能实现任何逻辑，因为FPGA始终处在配置状态，没有进入用户状态。只是不知道为什么conf_done 不能在配置后拉高？

zgq800712

thinkzero 发表于 2013-8-14 17:22
补充下：
" u% Y" R& L  }: b' Q        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

. \2 O, H( E# _0 H2 j& }
你那个可能会被优化掉，你看下RTL视图，是不是对的。

6 e8 Z% K  ~0 O) J1 _6 s thinkzero.rar (237 Bytes, 下载次数: 2)

2013-8-15 08:42 上传

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! p0 R" Y7 F! D; t2 {
) V4 S/ r+ X" s用我这个verilog试下，和你这个端口名称多一样。
用AS下进去在上下电，还不行的话，看下配置引脚对不对，可能你接错了。
! W; ]" V) h9 ^4 W

thinkzero

thinkzero 发表于 2013-8-14 17:20
代码如下和相应电路截图
library ieee;
$ S3 J& B: y( Kuse ieee.std_logic_1164.all;

补充下：
# H0 ~7 W% ~& U        管脚配置忘截图了。如果没有分配正确，那么应该在unsed pins 里面会被置成地。

thinkzero

zgq800712 发表于 2013-8-14 08:20
- p' O% q2 W) q; m电路图和代码发上来看看。
9 h  ?$ \0 e( x! N7 {- d* K可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
( l3 `* P5 N' {" J" n2 E什么也没有 ...

代码如下和相应电路截图
library ieee;
use ieee.std_logic_1164.all;
entity test is
port ( clk :in std_logic ;
+ z- D: _% X* C  ^        c ,k_nut std_logic);
8 b5 e) H6 |0 oend test;
architecture test of test is

begin
  f$ S. b1 ]7 g- G% G6 z c<='0';
k_n<='0';
! s. N* C- W! ]  X% O, G0 q: O2 hend test;

zgq800712

电路图和代码发上来看看。
可能是电路设计问题，或是PIN分配搞错了，又或者是逻辑被优化掉了。
什么也没有，谁也不好说。

thinkzero

补充：B管脚所在BANK电压标准1.8v