新人请教大神一个问题，关于FPGA外围电路设计时，FPGA管脚怎么分配

pipiliang1228

比如，我外围电路有一个SDRAM芯片，它有地址线和数据线，这些地址线管脚与FPGA的IO口相连时是随意分配的吗？我看网上的一些教程，都放在一个bank2里面，但是其中有一个管脚放在了bank1里，这是为什么啊？到底应该怎么去分配这些管脚啊？求好心人帮帮我

pipiliang1228

zgq800712 发表于 2013-6-10 22:00
自己用，2层就好了。
' i( v) u1 G. D* D- `! x$ y7 r2 U或者去网上看看，或者比自己做便宜的。

两层就可以啊？我还以为要好几层，我就是自己刚学FPGA，想自己做一个用用，顺便也学习一下，谢谢你为我解答

zgq800712

pipiliang1228 发表于 2013-6-10 19:20
谢谢你，我刚接触fpga，在这方面不太懂，想自己做一个最小系统，外围电路有sdram，sram，flash，晶震，电 ...

自己用，2层就好了。
7 e: c: M# Q$ |) |# G或者去网上看看，或者比自己做便宜的。

pipiliang1228

zgq800712 发表于 2013-6-10 16:50
2 C5 _# B5 Y1 N2 }& A4 i# A一般来说没有关系， SDRAM 时钟你最好放专用的PLL时钟输出那里。
对于大型的FPGA ，放同个Bank 应该有同个 ...

谢谢你，我刚接触fpga，在这方面不太懂，想自己做一个最小系统，外围电路有sdram，sram，flash，晶震，电源，jtag，as下载口，复位电路，再加上个led和数码管，还有rs232和VGA，一般画几层板比较好啊，我就是对这些外围电路管脚分配很是模糊

zgq800712

. U. ~1 @% c+ w7 W' Q
! o: [4 ]$ z5 P6 \$ c( M一般来说没有关系， SDRAM 时钟你最好放专用的PLL时钟输出那里。
对于大型的FPGA ，放同个Bank 应该有同个bank 布线长度短等优点吧。

) \5 X; g- d5 x: }DDR 就要放专门的 DQ DQS 等专用引脚上了，速度就上的去了，一些延时参数多可以调。
. q( h- Z3 |( E; W) M  `9 oaltera是这样，Xilinx不知道，好像有人说xilinx的口全部多是高速口。
% d$ Y! V0 T, o; L$ w; s6 r仅供参考。