如何在orcad中给某些引脚增加属性，使得在allegro中显示不同的颜色？

huarobust

' j$ V% S$ U$ M/ D- w  B5 h8 B/ H7 H; [) z
大家好 我在做一块板子 左边是FPGA  它的某些引脚能作为时钟输入引脚 现在我想知道怎么在Orcad原理图中 把这些能够作为时钟输入用的引脚赋一种属性 然后生成网表导入到allegro中 然后对具有这种属性的引脚 赋上某种颜色 这样在画板的时候 我就可以清楚的区分出 哪些是时钟引脚 从而优化布线

li6961

技术上的争论，喷喷更健康哈

bingshuihuo

哈哈  别激动啊

李明宗伟

不用整得这么复杂。在allegro中直接把时钟脚highlight或者assign color就可以了。

huarobust

李明宗伟 发表于 2013-4-7 19:10
% c% E3 J# N% R( |不用整得这么复杂。在allegro中直接把时钟脚highlight或者assign color就可以了。

是可以的 但是 假如有20几个引脚都可以当作时钟输入来用 那不是要对着原理图做20几次 这样比较麻烦

李明宗伟

呵呵，孤陋寡闻了，没见过哪款FPGA有这么多时钟脚。但即使按照楼主的说法在原理图中添加属性，也一样要逐个来操作，没见得就很方便。
7 Y. I5 F1 _+ i, \3 a3 A6 F我再提一个标准做法吧，就是在做封装时，将FPGA的各个区划分好，相应的引脚做好标志，这样就一劳永逸了。

李明宗伟

而且利用OrCAD与Allegro的交互操作，要highlight几十个引脚，也是简单得很

kevin890505

靠  难道不晓得可以交互啊，原理图选择就可以高亮了撒

huarobust

kevin890505 发表于 2013-4-7 21:12
靠  难道不晓得可以交互啊，原理图选择就可以高亮了撒

) }. E: x# @, Y. l- D) L' _高亮只能用于已经连接到网络上的引脚 并不能做到把没有连接的网络上的线高亮 我现在的情况是 有一组可选的引脚 全部没有连接 但是我要在allegro中把这组IO高亮出来

huarobust

李明宗伟 发表于 2013-4-7 19:44
而且利用OrCAD与Allegro的交互操作，要highlight几十个引脚，也是简单得很

) O7 H5 y& N& \! S; E2 o$ F  W这个的前提是这些IO已经被连接到了网络 对于没有连接到网络的线 没法用交互高亮

huarobust

李明宗伟 发表于 2013-4-7 19:38
呵呵，孤陋寡闻了，没见过哪款FPGA有这么多时钟脚。但即使按照楼主的说法在原理图中添加属性，也一样要逐个 ...

谢谢 正常的200多脚的FPGA就可能有20几个可以接全局时钟的IO了 因为复杂的设计 并不是单一时钟工作 可能需要接多个外部的输入时钟

kevin890505

huarobust 发表于 2013-4-7 21:39
高亮只能用于已经连接到网络上的引脚 并不能做到把没有连接的网络上的线高亮 我现在的情况是 有一组可选的 ...

& Y3 F- o8 P" ^, U+ f瞎说  你在allegro选高亮或标记颜色  find里面只要选中PIN   然后原理图里面点击你要的引脚就OK  不管你连接没连接  不行我头割下来给你

huarobust

kevin890505 发表于 2013-4-7 21:53
瞎说  你在allegro选高亮或标记颜色  find里面只要选中PIN   然后原理图里面点击你要的引脚就OK  不管你连 ...

我试了下 没连接的引脚不行的

kevin890505

huarobust 发表于 2013-4-7 22:11
9 V4 W+ Y1 _3 u4 y我试了下 没连接的引脚不行的

8 J  D1 {4 p) P; y& v2 R{:soso_e141:}   好吧 我也试了  能行的 你什么版本哦   

huarobust

kevin890505 发表于 2013-4-7 22:16
7 O9 R! n3 M  u- H" \8 L好吧 我也试了  能行的 你什么版本哦

16.6的 只要你确定行 那么肯定是能做的到 一定是哪边有问题 我再查查 谢谢

when90

kevin890505 发表于 2013-4-7 21:53
9 y) G% g: c9 ]% P# {0 Z# n瞎说  你在allegro选高亮或标记颜色  find里面只要选中PIN   然后原理图里面点击你要的引脚就OK  不管你连 ...

哈哈  别激动啊

huarobust

kevin890505 发表于 2013-4-7 22:16
好吧 我也试了  能行的 你什么版本哦

你说的是对的 今天我在原理图上其它的芯片引脚上试了下 可以的 我又在之前那个BGA的芯片上试了 还是不行 我发现原理图上有的引脚行 有的不行的 在ORCAD中会有警告 不知道是什么原因导致的