QUATRTUS II 9.1在编译时报10482，ROM_DATA未定义错误

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各位好：
! O2 ^4 \. F! M' }5 ~, O       才开始学习FPGA。在看清华的ALTERA FPGA工程师成长教程时使用第六章的源代码，在QUARTUS II 9.1进行编译时报10482错误，提示ROM_DATA未定义，不清楚如何排查故障，请指教。多谢！
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) {  s9 x. \: f

9 e* ~% z  X8 i8 c
LIBRARY IEEE;                                                                                                //调用标准库文件
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY sinfsq IS
% O% Y/ c- U8 E6 U  o   PORT(                                                                                                //端口定义
       clk : IN STD_LOGIC;
5 x" T+ P( y7 ~" ?; t: A2 I! H       dout : OUT STD_LOGIC_VECTOR(5 DOWNTO 0)) ;
END sinfsq;
: A& F4 [. L# y  {ARCHITECTURE behavior OF sinfsq IS
COMPONENT sin_rom                                                                              //声明ROM元件
+ T8 q6 \2 f* E6 d4 N& n        PORT(
% K/ J" I( M9 c* u                address        : IN        STD_LOGIC_VECTOR(5 DOWNTO 0);
& `; R9 b9 C1 T% x* w7 F0 V                inclock        : IN         STD_LOGIC;
' V6 P" g+ k+ @6 |6 Y3 [                q            : OUT        STD_LOGIC_VECTOR(7 DOWNTO 0));
  D0 X- \# \" `) _6 r: O  oEND COMPONENT;
, W. W# H# ^4 u* [8 _   SIGNAL wt: STD_LOGIC_VECTOR(5 DOWNTO 0);
BEGIN
   PROCESS(clk)
3 H6 d, C5 i; Z: n# w& P: X( |   BEGIN
2 w$ J5 d+ A, W0 r, ?, b/ D) \      IF clk'EVENT AND clk='1' THEN
         wt<=wt+1;
      END IF;
- E% T3 p9 l0 p/ `: S+ U   END PROCESS;
   u1:rom_data PORT MAP(address=>wt,inclock=>clk,q=>dout);                        //例化ROM元件
$ S/ G2 a5 b, n% {" U4 GEND behavior;