紧急求助:DDR3的布线长度要求？

chuxuepcb · 发表于 2013-1-15 09:35

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本帖最后由 jimmy 于 2013-1-16 12:31 编辑

我有个DDR3的板子只有一片DDR3，走的菊花链。时钟线长度1570mil，请问我走数据线范围1550~1590mil，地址控制线范围1920~1970mil, DDR3能跑到1G吗？我们要求起码跑到800M。请各位大虾赶紧回复，谢谢！

chuxuepcb · 发表于 2014-1-20 09:45

jimmy 发表于 2014-1-18 15:41" x; n5 d7 X* C: u! F
因为在时序范围内呀

只有一片DDR3的时候，高八位一组、低八位一组，高八位组内等长，低八位组内等长对吗，高八位和低八位在等长方面有关系吗？？我看到您的书里面是这样分组的。

jimmy · 发表于 2014-1-18 15:41

chuxuepcb 发表于 2014-1-17 14:546 q/ x6 z4 h0 S! Q! p
没超过600mil 就不需要走等长的吗？不太懂

因为在时序范围内呀

chuxuepcb · 发表于 2014-1-17 14:54

没超过600mil 就不需要走等长的吗？不太懂

jimmy · 发表于 2014-1-22 09:00

25mil

liangjiatian · 发表于 2013-4-24 15:40

rose_333 发表于 2013-3-28 14:36 . ~1 q8 h6 O( P) ], s9 O6 E) P6 I
呵呵，我们也是只一个DDR3，没有走等长。因为最长的走线也没有超过600MIL。

没超过600mil 就不需要走等长的吗？不太懂

慕小北 · 发表于 2013-3-28 15:37

rose_333 发表于 2013-3-28 14:36
* u3 s3 j @/ _# p' n# f% h呵呵，我们也是只一个DDR3，没有走等长。因为最长的走线也没有超过600MIL。

感觉有些线一头细一头粗的，这样不好吧？

rose_333 · 发表于 2013-3-28 14:36

呵呵，我们也是只一个DDR3，没有走等长。因为最长的走线也没有超过600MIL。

chuxuepcb · 发表于 2013-3-28 14:28

jimmy 发表于 2013-3-28 12:13 0 i& u) r& y% {: G% j V% @7 j
数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1 ...

非常感谢！另外，我看到有的网上说CLOCK和地址线控制线等长，对吗？

jimmy · 发表于 2013-3-28 12:13

chuxuepcb 发表于 2013-3-28 10:39 / {8 j- A- A$ ]3 u1 o7 k
我还有个板子一颗DDR3菊花链式，芯片向DDR3出线都是在顶层，接近DDR时会有打孔换层（都是地址线和控制线， ...

数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1500

按以下数据进行：

数据线1256-1276

时钟差1455

地址、控制线最长：1800-2145

chuxuepcb · 发表于 2013-3-28 10:39

jimmy 发表于 2013-1-15 09:42 9 @+ L1 d* S/ {; d4 T% m9 _
没看到PCB，从你的设计规则上看数据线还需缩短至25mil的误差。
' o- v7 N2 U* P# B推荐：1550-1570

我还有个板子一颗DDR3菊花链式，芯片向DDR3出线都是在顶层，接近DDR时会有打孔换层（都是地址线和控制线，数据线没有换层），统计了一下，数据线最长的是1276mil，我等长数据线为1256-1276，CLOCK差分线1455，地址、控制线最长的是2145最短的是1500，还没走等长，我看长度差很多啊，不知道怎么控制误差，请指教。