关于Virtex5对DDR2的仿真问题，差分时钟怎么仿真？

yinning · 发表于 2012-12-19 11:16

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用FPGA控制DDR2，由于FPGA的时钟的管脚不支持DIFF_SSTL18，将FPGA提供给DDR2的时钟输出改成单端的，不知是否可以行通？请高手指教！

icy88 · 发表于 2013-1-10 09:30

模型是有支持的

yinning · 发表于 2013-1-8 15:54

twffwt 发表于 2013-1-5 11:53
. \2 W" X8 h* N5 K! f( O/ o你试过用Quartus II产生的FPGA的IBIS模型吗？？

没有

twffwt · 发表于 2013-1-5 11:53

yinning 发表于 2013-1-4 14:24 1 o/ S* ^5 F' c# H9 u7 G
在官网上下载的，然后再根据自己的需要，修改一下就可以了。

你试过用Quartus II产生的FPGA的IBIS模型吗？？

yinning · 发表于 2013-1-4 14:24

twffwt 发表于 2012-12-24 18:19
3 o' i! `# Z: U6 s+ @( z5 J5 T8 L请教下你的FPGA模型是怎么弄的呢？？

在官网上下载的，然后再根据自己的需要，修改一下就可以了。

Ivan_GONG · 发表于 2012-12-26 17:14

FPGA 只要电平标准一样就行了差分电平和单根电平不一样的话看看能不能互相驱动，如果能互相驱动就改用单根电平的模型来做，不能直接改差分的为差分的
一句话什么电平用什么模型

twffwt · 发表于 2012-12-24 18:19

请教下你的FPGA模型是怎么弄的呢？？

yinning · 发表于 2012-12-24 09:14

谢谢！

willyeing · 发表于 2012-12-20 09:20

硬件设计方面要注意一下

willyeing · 发表于 2012-12-20 09:19

应该可以只要时钟频率够低200MHz左右。差分只是为了提高速率，增加抗干扰能力

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[仿真讨论] 关于Virtex5对DDR2的仿真问题，差分时钟怎么仿真？