本人做的一块PCB，欢迎大家指点。

liyumingyh

此方案是i.mx53的平台的。制板要求没有上传。由于考虑到成本要求，没有做盲埋孔，全部是通孔，同时将板层由8层减为6层，在部分器件上也没有用0201的，所以限制了布局。问题可能多多，希望大家不吝赐教。

linbanyon

谢谢

liyumingyh

xsl326835 发表于 2012-11-26 20:54
) I, i; U) W* B8 s* j' c# q' \( q+ v从网标看应该是ALLEGRO转出来吧？

你说的一点也没有错

xsl326835

从网标看应该是ALLEGRO转出来吧？

xsl326835

还不如拿飞思卡尔的公版改改呢？

gl2050

学习学习！！没用过AD

liyumingyh

ldkopaq 发表于 2012-11-16 17:12
也许4片DDR对贴后竖着放会比较好走线，整版的地过孔有点少，布局也不是很紧，有点点乱，纯属个人意见，别介 ...

谢谢点评

zzgezi

又长见识了。

wanghanq

请教个问题：在PCB中，常常会放置一些必要的自动注释，有些可以通过放置特殊字符实现。
& T6 \8 b0 Y% O; B" T
只是图中的这个叠层示意图一直没有找到放置的方法（蹄子曾提到或叠层设计相关的问题，当时就想到还有一个遗憾就是没有找到这个示意图的生成地方）
+ \9 R1 V2 i5 A0 ?; l8 g/ B; }
  i1 L) \* ]6 f2 R" ^( y& K
8 O& T. q* ?7 y+ E
1 P3 I8 O7 T. y4 p6 ^/ e另外的图形示意如 altium提供的案例文档：DT01.PCBDOC中的图示
% r6 t: g& O5 r: u" S. _
6 k- K: _& }0 E4 S/ z3 Q



上面的这些图示可否用到？在哪实现？

ldkopaq

也许4片DDR对贴后竖着放会比较好走线，整版的地过孔有点少，布局也不是很紧，有点点乱，纯属个人意见，别介意

ldkopaq

没有用过AD6，只接触了AD9，GND层可以直接弄成负片地层，信号3层可以换成电源负片层，毕竟走线也不多，这样电源就可以缓解很多吧，感觉挺多线不是很重要的，可以跨分割的

liyumingyh

part99 发表于 2012-11-14 03:16
其实DDR等长可以不用太严格，实际的测试中，建立时间和保持时间很容易满足。我可以说坛子里很多人并没有真正 ...

3 S& q4 d6 c1 @) g谢谢点评。

part99

其实DDR等长可以不用太严格，实际的测试中，建立时间和保持时间很容易满足。我可以说坛子里很多人并没有真正layout+测试过DDR。
我觉得你板子最大的问题是电源，特别CPU的1.3v和3.3v电源退耦设计，引线那么长，地的回路也不好，增大了ESL，还容易耦合很多噪声。
7 {! u- E& o' }  M还有，一个CPU挂4颗RAM，地址控制线竟然不挂到VTT，也不做任何终结电路，原理图设计本身就有问题。

liyumingyh

77991338 发表于 2012-11-13 12:36
. x0 }4 `/ U- O+ ^/ t7 H/ B楼上很犀利啊...DDR部分确实还需要进行修改修改....等长是个问题...你的等长精度设置太大...一般的话DDR等长 ...

6 P9 e0 C. @" x谢谢点评指点。DDR的ADD是差分等长的，到每个点的长度都是25mm左右。DATA也是按照25mm等长去做的。CLK的长度要加匹配电阻的长度以及电阻两端的长度，总长是在25mm左右。没有精确在1mm。飞思卡尔的DEMO最长和最短相差了5mm。

liyumingyh

huasheng501 发表于 2012-11-13 11:55
' w4 f. {* u8 P* Q5 j, t问题确实很多，比如：1、你设的data 、add class里的线没有等长；2、很多单端线不知道你为什么在连焊盘处做 ...

非常感谢点评。