新手关于上升时间的疑问，希望高手们看看，谢谢了

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      本人菜鸟呀，最近在看喜好完整性方面的书籍，了解到是 信号的上升时间 引起了 信号完整性的问题，而不是频率，开始没有理解，看了一些论坛的帖子，有点眉目了，我有几点理解，大家看看对吗？
( O# V$ Y- q6 g8 b3 Y
    1.信号的上升时间限制了信号的最高频率。

! H# l9 c  ^# L7 {2 t) f% U4 i9 H    2.如果一个器件发出的信号的上升时间很短很短，比如它发出了一个1GHZ的方波信号，并且在一个电路板上引起了信号完整性的问题，如果我用它发出一个1HZ的方波信号，由于上升时间相同，所以也会在该电路板上引起信号完整性问题，是这样吗？
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3 b9 D) v9 \9 V/ J* q7 B. r    3.如果是上面这样的话，即使我设计一个51单片机开发板，只要用到了上面的那种上升时间很短的器件，我也要用高速电路设计的知识去设计电路板咯？
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. F0 t0 N8 S. d1 E& t    {:soso_e132:} {:soso_e132:}

clp783

都是高手，鉴定完毕

飞翔的蜗牛

xanthecrab 发表于 2012-11-13 16:15
) N2 d" m  z$ {" n楼上的说法有点问题吧？！
, G( `# s2 Q6 D之所以很多完整性分析的书籍资料都表述成“高速电路设计”，而不是“高频电路 ...

恩 是这样的，而且上升时间是和芯片的制造工艺有关吧，现在即使频率不高的芯片也可能有很短的上升时间。

iaiping

所有的信号传输（包括电源）情况都可以在现实生活中找到近似的实例，比较常用的类比就是管道效应（或水渠效应），水在渠中流，根据流速与渠道方向不同，会有反射、叠加、上冲、下冲，这和信号在PCB走线中传输是类似的。。。从本质上讲，信号在线路中传输与水在管道中传输是一样的。。。

zlpkcnm

楼主所的不错，所以我们在选择时钟芯片时候尽量选择上升沿比较缓一点的。
在高速电路中，时钟上升沿可能过快，一般都预留一个电容位置，该电容可以起到减缓时钟上升速度。

qiangqssong

SI这块挺复杂的,不是三言两语能讲清楚的,楼主可以这样去理解!!!

xin_515

5楼正确，鉴定完毕！

xanthecrab

part99 发表于 2012-11-13 09:47
你的问题问的不错，说明你至少有大本的理论水平，而且正在从迷茫期向开窍期转变。说说我的看法吧：
1. 应该 ...

% i: E4 }- ~1 v1 V+ l楼上的说法有点问题吧？！
之所以很多完整性分析的书籍资料都表述成“高速电路设计”，而不是“高频电路设计”，就是因为在低速板（如100MHz）上也存在高速信号完整性问题。高频差不多都是高速电路，因为在高频电路中，信号的上升沿基本都很快；而低速板上也存在高速信号问题，就是因为信号的上升时间导致的。
- P. i1 ]9 {# t  |2 b建议各位学习高速电路设计的同志们看看电磁学，因为在高速电路板上信号不再是沿着你设计的走线而走，更多的是以电磁波的形式传播。所以在高速电路中，反射、串扰等SI问题与信号的上升沿关系很密切！

part99

你的问题问的不错，说明你至少有大本的理论水平，而且正在从迷茫期向开窍期转变。说说我的看法吧：
! W3 _& ^2 n0 v2 }$ J% x1. 应该是上升沿和下降沿；我见过有芯片是下降沿快过上升沿的；
2. 基本正确，不过你的例子太极端；这样说吧，100MHZ和1Ghz所引起的串扰实际上和频率没什么关系，而是和上升沿，下降沿有关；但如果很慢，比如10Mhz，那就不会有什么串扰；
) T; t, t7 E/ ]  C0 a. ^( Z7 U+ b3. 所以，由2，可以知道，如果频率走得很低，也可以不用高速电路来做；但养成良好的高速电路设计规范是很有必要的。

  ?6 u8 k" S. y3 ~$ b) u希望我的回复对你有所帮助，希望你早日渡过"迷茫期"。

xiahang

书上是这么说的，说什么走线延时不能超出多少的上升时间，要不就会产生相关的效应

xin_515

基本正确