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Cadence系统级封装设计--Allegro SiP设计请教~~~急

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发表于 2012-10-22 09:54 | 只看该作者 回帖奖励 |正序浏览 |阅读模式

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有哪路SiP设计高手请教一下?请问个别Via的宽度设置怎么设置的(Candence SiP 16.5版本) ?手动布线走不过去,希望改变Via的走向,但是Via稍宽要改小一点。
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发表于 2012-10-22 13:25 | 只看该作者
1.tools--padstack菜单直接对设计文件里的via修改,不可update,否则又变回原来的了;
- P/ K4 r& z, W+ ^2.直接修改库里的via文件,然后update。2 N$ v& x: E6 I7 n  c  p; ]" x* p
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