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发表于 2012-10-14 11:31 | 只看该作者 |只看大图 回帖奖励 |正序浏览 |阅读模式

EDA365欢迎您!

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x
我想得到一个脉冲:4 Y5 W0 l+ X" H7 r- D8 a
module cs(rst,clk);
. y( o" `' S( L1 ?" \* d input clk;
# s5 b) z  V& l( F) J. u5 _ input rst;5 Q2 H$ U- c9 B8 m2 \8 @  T
reg[27:0] cnt;
1 \! D% X+ Z4 \1 ~ reg js;
& z8 C0 N. q8 o. [       
# B( W/ `" d* g* q9 W- T" }0 \ always@(posedge clk or posedge rst)" G# b( E( V  p7 G
  begin; j2 y& u3 f- m# z
  if(rst): T  c& s, S: k" G2 d5 O
      begin
# R7 M& {6 S, r7 @; D9 k           cnt<=28'd0;$ Y2 s6 F, s# e) c- c
                js<=0;1 h4 Y" t1 J3 |) a. v( \: u
           end
. l- D* m. X) p, G& ~4 M        else
: n  x; P5 l: F! z, u2 ~           begin* I1 U+ ^  ?. {! G  y7 P: ^
            if(cnt==28'd10); H! j. Y- J( [/ q
              begin" ^3 L+ [/ _- C$ Q+ i
                   cnt<=28'd0;
5 m6 C7 W$ M5 ]1 E1 H                        js<=1;
1 r4 E) V6 [# o: I                   end' s4 B' e9 W3 L/ J' d* Z4 z
           else
2 D: _% V  V4 X2 ?$ D( b* |" ]              begin
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6 n, P. M7 ^/ `3 l* x: }- L                        js<=0;
; J& n9 v2 }; O7 O' z& l                  end
% J( O& }$ r9 S5 z. u1 ^        end3 f) Q0 N( j: ]4 ~
end
0 U2 \8 ~; [" E, j6 f$ y8 B9 C$ R7 Yendmodule" c1 U$ _; _. M8 H: c

/ B$ }- p: X0 s仿真结果却是这样:              哪里有错??谢谢
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发表于 2012-10-19 13:35 | 只看该作者
没明白你想干啥,你的端口里面全部是输入,没有输出。。。
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